Аналого-цифровой функциональный преобразователь

 

1. АНАЛОГО-ЦИФРОВОН ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий компаратор, первый вход которого является входом преобразователя , блок цифровой обработки, выход которого соединен с вторым входом компаратора, генератор импульсов и блок управления, первый выход которого соединен с управляющим входом блока цифровой обработки , отличающийся тем, 4ТО, с целью повышения быстродействия , точности и помехозащищенности, преобразователь содержит два запоминаю цих элемента, динамический запоминающий элемент, фазовый дискриминатор , двухполярный аналоговый ключ, две группы из п элементов И, два элемента И, блок контроля итераций, масштабирующий генератор ступенчатого напряжения, генератор ступенчатого напряже1 ия, генератор треугольных развертывающих функций , а блок управления содержит три триггера, элемент ИЛИ, счетчик итераций и расширитель импульсов, при этом входы синхронизации масштабирующего генератора ступенчатого напряжения, генератора ступенчатого напряжения, блока цифровой обработки и генератора треугольных развертывающих функций подключены к выходу генератора импульсов и к тактирующим входам динамического запоминающего элемента и фазового дискриминатора , вход задания развертывающего напряжения которого соединен с выходом генератора ступенчатого напряжения и с первым входом пвухполярного аналогового ключа, выход масштабирующего генератора ступенчатого напряжения соединен с вторым входим двухполярного аналогового ключа, первый и второй управляющее входы которого соединены соответственно с прямым выходом первого триггера, яв00 ЛЯЮ1ЦИМСЯ первым выходом блока управления , и с инверсным выходом первого триггера, а выход двухполярноСХ ) го аналогового ключа - с первым и вторым входами задания развертывающего напряжения динамического запоминающего элемента, первый выход компаратора соединен с первыми входами первого триггера и элемента ИЛИ, второй выход компаратора соединен с вторыми входами первого триггера и элемента ИЛИ, И 1формащ1онный вход первого запоминающего элемента соединен с входом преобразователя, управляющий вход - с выходом элемен

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) (1) G 06 J 3/00; 0 06 С 7/26

В

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

Н ABTQPCHOMV СВИДЕТЕЛЬСТВУ (21) 3503689/18-24 (22) 28.10.82 (46) 15.09.84. Бюл. ¹ 34 (72) В.С. Якушев (53) 681.3 (088.8) (56) 1. Авторское свидетельство СССР № 660245, кл . Н 03 К 13/20;

С 06 F 7/00, 1977.

2. Авторское свидетельство СССР № 266937, кл . С 01 R 19/26, 1969 (прототип).

3. Авторское свидетельство СССР

¹ 898608, кл . Н 03 К 13/02, 1980.

4 . Андреев О.С . и др . Универсальный многозначный элемент. Информационное письмо ¹ 46. Физико-механический институт АН СССР. Киев, "Наукова думка", 1975. (54)(57) 1. АНАЛОГО-ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫ! ПРЕОБРАЗОВАТЕЛЬ, содержащий компаратор, первый вход которого является входом преобразователя, блок цифровой обработки, выход которого соединен с вторым входом компаратора, генератор импульсов и блок управления, первый выход которого соединен с управляющим входом блока цифровой обработки, отличающийся тем, (то, с целью повышения быстродействия, точности и помехозащищенности, преобразователь содержит два запоминающих элемента, динамический запоминающий элемент, фазовый дискриминатор, двухполярный аналоговый ключ, две группы из элементов

И, два элемента И, блок контроля итераций, масштабирующий генератор ступенчатого напряжения, генератор ступенчатого напряжения, генератор треугольных развертывающих функций, а блок управления содержит три триггера, элемент ИЛИ, счетчик итераций и расширитель импульсов, при этом входы синхронизации масштабирующего генератора ступенчатого напряжения, генератора ступенчатого напряжения, блока цифровой обработки и генератора треугольных развертывающих функций подключены к выходу генератора импульсов и к тактирующим входам динамического запоминающего элемента и фазового дискриминатора, вход задания развертывающего напряжения которого соединен с выходом генератора ступенчатого напряжения и с первым вхолом пвухполярного аналогового ключа, выход масштабирующего генератора ступенчатого напряжения соединен с вторым входом двухполярного аналогового ключа, первый и второй управляющие входы которого соединены соответственно с прямым выходом первого триггера, являющимся первым выходом блока управления, и с инверсным выходом первого триггера, а выход двухполярного аналогового ключа — с первым и вторым входами задания развертывающего напряжения динамического запоминающего элемента, первый выход компаратора соединен с первыми входами первого триггера и элемента

ИЛИ, второй выход компаратора соединен с вторыми входами первого триггера и элемента ИЛИ, информационный вход первого запоминающего элемента соединен с входом преобразователя, управляющий вход — с выходом элемен— 11 та ИЛИ, а выход первого запоминающего элемента соединен с информационным входом динамического запоминающего элемента, выход которого соединен с первым входом второго триггера и с первым входом первого элемен" та И, второй вход которого соединен с прямым выходом второго тригге" ра а выход — с первым входом второго элемента И, с первым информационным входом фазового дискриминатора и с первыми входами элементов

И первой и второй групп, вторые входы элементов И обеих групп подключены к выходам задания временных интервалов генератора треугольных развертывающих функций, а их выхо" ды — к соответствующим информационным входам блока .цифровой обработки, выходы элементов И первой группы соединены с блокирующими входамисоответствующих элементов И второй .группы, группа информационных выхо- дов блока цифровой обработки соединена с группой соответствующих входов блока контроля итераций, первый выход оценки итерации которого соединен с первым разрешающим входом блока цифровой обработки, второй выход оценки итерации соединен с вторым разрешающим входом блока цифровой обработки и с первым входом третьего триггера, третий выход оценки итерации блока контроля итераций соединен с вторым входом третьего триггера, выход которого соединен с вторым входом второго элемента И и с входом управления преобразованием фазы в напряжение фазового дискриминатора, выход второго элемента И соединен с вторым входом второго триггера, с входом расширителя импульсов и с входом счетчика итераций, выход которого . соединен с входом окончания вычиспений блока цифровой обработки, В выход расширителя импульсов соединен с управляющим входом второго за-, поминающего элемента, информацион-: ный вход которого соединен с выходом,фазового дискриминатора, а вы ход — с вторым информационным входом фазового дискриминатора, задающий вход которого подключен к соответствующему выходу генератора треугольных развертывающих функций, вход задания режима функционального преобразования преобразователя.

13818 соединен с управляющими входами масштабирующего генератора ступенчатого напряжения и генератора ступенчатого напряжения, а вход запуска преобразователя соединен с третьим входом компаратора.

2. Преобразователь по п. 1, о тл и ч а ю шийся тем, что, с целью повышения точности за счет компенсации нелинейных искажений входного сигнала, он содержит линеаризующий.генератор, управляющий вход которого соединен с входом задания режима функционального преобразования преобразователя, синхронизирующнй вход — с выходом генератора импульсов, первый выходс выходом масштабирующего генератора ступенчатого напряжения, второй выход - с выходом генератора ступенчатого напряжения .

3. Преобразователь по п. 1, о тл и.ч а ю шийся тем, что блок цифровой обработки содержит сумматор, реверсивный сумматор, элемент

И, две группы элементов ИЛИ, р триггеров и две группы элементов И, при этом первые и вторые входы и элементов ИЛИ первой группы являются информационными входами блока, первые входы и элементов ИЛИ первой группы соединены с соответствующими входами сумматора, первый и второй выходы которого соединены со знаковыми входами реверсивного сумматора, выходы элементов ИЛИ первой группы соединены с первьяи входами соответствующих триггеров, прямые выходы которьк образуют группы информационных выходов блока и соединены с первыми входами соответствующих элементов И первой и второй групп, 1вторые входы элементов И первой группы соединены с шинами задания констант блока, а выходы соединены с первой группой информационных входов реверсивного сумматора, вход окончания вычислений блока соединен с управляющим входом элемента И, с вторым входом и -го триггера и является одним из выходов группы ин- . формационных выходов блока, второй вход каждого -го триггера (< =

= 2 n ) соединен с первым входом (1 - 1)-го элемента ИЛИ второй группы, второй вход которого соединен с выходом соответствующего элемента И второй группы, а выходы 1 элементов ИПИ второй группы соединены с вторыми входами соответствующих триггеров, вторые входы элементов И второй группы подключены к первому разрешающему входу блока, управляющий вход реверсивного сумматора соединен с вторым разрешающим входом блока, синхронизирующий вход реверсивного сумматора является синхронизирующим входом блока, управляющий вход реверсивного сумматора является управляющим входом блока, выход реверсивного сумматора через элемент И соединен с выходом блока.

4. Преобразователь по п. 1, о тличающийся тем,чтоблок . контроля итераций содержит группу элементов И, элемент И, элемент НЕ, два элемента ИЛИ, группу элементов

ИЛИ и tl триггеров, при этом первые входы элементов И группы и соединенные между собой первые входы и

113818 триггеров образуют группу входов блока, выходы и триггеров соединены с вторыми входами соответствую щих элементов И группы, выходы которых соединены с соответствующими входами первого элемента ИЛИ, выход которого является вторым оценочным выходом блока и через элемент НЕ соединен с первым входом элемента H первые входы элементов И группы соединены с соответствующими входами второго элемента ИЛИ, выход которого, являющийся первым оценочным выходом блока, соединен с вторым входом элемента И, выход которогб ,является третьим оценочным выходом блока, выход каждого 1 -ro элемен та И группы (i = 1,n ) соединен с соответствующими входами элементов ИЛИ группы с первого по -й, выходы которых соединены с нторыми входами соответствующих п триггеров.

Изобретение относится к аналогоцифровому функциональному преобразованию электрических величин и может быть использовано в информационно-измерительной и вычислительной 5 технике.

Известны устройства аналого-цифрового преобразования с повышенным быстродействием, использующие итерационные преобразования (1). 10

Недостаток известных устройств сравнительно медленная сходимость итерационного процесса.

Наиболее близким техническим решением к предлагаемому является устройство аналого-цифрового преобразования, содержащее схему сравнения (компаратор), соединенную входами с входом устройства и с выходом компенсационной схемы, а выходом — с входом измерительного усилителя, выход которого соединен с Первыми входами группы сумматоров и с входом блока ввода поправок, 25 выход которого соединен с первым входом компенсационной схемы и с информационным входом блока цифровой обработки, блок управления, со- ответствующие выходы которого соединены с управляющим входом блока цифрОвой обработКи, с синхронизирующим входом блока запоминающих регистров и с управляющим входом ключа, два резистивных делителя, соединенных через ключ и непосредственно с шиной .опорного напряжения, причем .выходы первого делителя соединены с вторыми входами группы сумматоров, а выходы второго делителя — с первыми входами группы пороговых элементов, вторые входы которых соединены с выходами соответствующих сумматоров, а выходы — с входами .блока запоминающих регистров, выходы которого соединены с цифровым входом блока цифровой обработки и с вторым входом компенсационной схемы (2).

Указанное устройство реализует нониусный итерационный способ аналого-. цифрового преобразования напряжеЭ 1 ния в код, применение которого значительно увеличивает время преобразования и усложняет аппаратурное решение.

Цель изобретения — повышение быстродействия, точности и помехо" защищенности, а также дополнительное повышение точности за счет компенсации нелинейных искажений входного сигнала.

Цель достигается тем, что анало- го"цифровой функциональный преобразователь, содержащий компаратор, первый вход которого является входом преобразователя, блок цифровой обработки,, выход которого соединен с вторым, входом компаратора, генератор импульсов и блок управления, первый выход которого соединен с управляющим входом блока цифровой обработки, содержит два запоминающих элемента, динамический запоминакшцгй элемент, фазовый дискриминатор, двухполярный аналоговый ключ, две группы из и элементов И, два элемента И, блок контроля итераций, масштабирующий генератор ступенчатого напряжения, генератор ступенчатого напряжения, генератор . треугольных развертывающих функций, а блок управления содержит три триггера, элемент ИЛИ, счетчик итераций и расширитель импульсов, при этом входы синхронизации масштабирующего генератора ступенчатого напряжения, генератора ступенчатого напряжения, блока цифровбй обработки и генератора треугольных развертывающих функций подключены к выхо-. ду генератора импульсов и к тактирующим входам динамического запоми.нающего элемента и фазового дискриминатора, вход задания развертывающего напряжения которого соединен с выходом генератора ступенчатого напряжения и с первым входом двухполярного аналогового ключа, выход масштабирующего генератора ступенчатого напряжения соединен с вторым входом двухполярного аналогового ключа, первый и второй управляющие входы которого соединены соответствейно с прямым выходом первого триггера, являющимся первым выходом блока управления, и с инверсным выходом первого триггера, а выход двухполярного аналогового ключа — с пер113818 4 вым и вторым входами задания развер тывающего напряжения динамического запоминающего элемента, первый выход компаратора соединен с первыми входами первого триггера и элемента ИЛИ, второй выход компаратора соединен с вторыми входами первого триггера и элемента ИЛИ, информационный вход первого запоминающего элемента соединен с входом преобразователя, управляющий вход — с выходом элемента ИЛИ, а выход первого запоминающего элемента соединен с информационным входом динамического запоминающего элемента, выход которого соединен с первым входом второго триггера и с первым входом первого элемента И, второй вход ко-. торого соединен с прямым выходом второго триггера, а выход — с пер15

20 вым входом второго элемента И, с первым информационным входом фазового дискриминатора и с первыми входами элементов И первой и второй

25 групп, вторые входы элементов И обеих групп подключены к выходам задания временных интервалов генератора тре;угольных развертывающих функций, а их выходы — к соответствующим ин1

Эл формационным входам блока цифровой обработки, выходы элементов И первой группы соединены с блокирующими входами соответствующих элементов

И второй. группы, группа информационных выходов блока цифровой обработки соединена с группой соответст- . вующих входов блока контроля итераций, первый выход оценки итерации которого соединен с первым разре4 шающим входом блока цифровой обработ. ки, второй выход оценки итерации соединен с вторым разрешающим входом блока цифровой обработки и с первым входом третьего триггера, 4> третий выход оценки итерации бло— ка контроля итераций соединен с вторым входом третьего триггера, выход которого соединен с вторым входом второго элемента И и с вхоО дом управления преобразованием фазы в напряжение фазового дискриминатора, выход второго элемента И соединен с вторым входом второго триггера, с входом расширителя им пульсов и с входом счетчика итераций,выход которого соединен с входом окончания вычислений блока цифровой обработки, выход расширителя им11138 18

Блок цифровой обработки содержит

30 сумматор, реверсивный сумматор, элемент И, две группы элементов ИЛИ, п триггеров и две группы элементов

И, при этом первые и вторые входы и элементов ИЛИ первой группы являются информационными входами блока, первые входы И элементов ИЛИ первой группы соединены с соответствующими входами сумматора, первый и второй выходы которого соединены со знаковыми входами реверсивного суммато40 ра, выходы элементов ИЛИ первой группы соединены с первыми входами соответствующих триггеров, прямые

1 выходы которых образуют группы информационных выходов блока и соеди45 иены с первыми входами соответствующих элементов И первой и второй групп, вторые входы элементов И первой группы соединены с шинами задания констант блока, а выходы соединены с первой группой информационных входов реверсивного сумматора, вход окончания вычислений блока соединен с управляющим входом элемента И, с вторым входом п -го триггера и является одним из выходов группы информационных выходов блока, второй вход каждого i-го

50 пульсов соединен с управляющим входом второго запоминающего элемента, информационный вход которого соединен с выходом фазового дискриминатора, а выход — с вторым 5 информационным входом фазового дискриминатора, задающий вход которого подключен к соответствующему выходу генератора треугольных развертывающих функций, вход задания режима функционального преобразования преобразователя соединен с управляющими входами масштабирующего генератора ступенчатого напряжения и генератора ступенчатого напряжения, а 15 вход запуска преобразователя соединен с третьим входом компаратора.

Кроме того, преобразователь со держит линеаризующий генератор, управляющий вход которого соединен 20 с входом задания режима функционального преобразования, синхронизирующий вход — с выходом генератора .импульсов, первый выход †.с выходом масштабирующего генератора ступен- 25 чатого напряжения, второй выход с выходом генератора ступенчатого напряжения . триггера (4 .2,11 ) соединен с первым входом (1 - 1)-го элемента ИЛИ второй группы, второй вход которого соединен с выходом соответствующего элемента И второй группы, а выходы элементов ИЛИ второй группы соединены с вторыми входами соответствующих триггеров, вторые входы элементов И второй группы подключены к первому разрешающему входу блока, управляющий вход реверсив ного сумматора соединен с вторым .разрешающим входом блока, синхронизирующий вход реверсивного сумматора является синхронизирующим входом блока, управляющий вход ревер.,сивного сумматора является управляющим входом блока, выход реверсивного сумматора через элемент И соединен с выходом блока, Блок контроля итераций содержит группу элементов И, элемент И, элемент НЕ, два элемента ИЛИ, группу элементов ИЛИ н и триггеров, при этом первые входы элементов И группы и соединенные между собой первые входы и триггеров образуют группу входов блока, выходы И триггеров соединены с вторыми входами соответствующих элементов И группы, выходы которых соединены с соответствующими входами первого элемента ИЛИ, выход которого является вторым оценочным выходом блока и через элемент HE соединен с первым входом элемента И, первые входы элементов

И группы соединены с соответствующими входами второго элемента ИЛИ, выход которого, являющийся первым оценочным выходом блока, соединен с вторым входом элемента И, выход которого является третьим оценочным выходом блока, выход каждого i-го элемента И группы (1 = 1,и ) соединен с соответствующими входами элементов ИЛИ группы с первого по 1 -й, выходы которых соединены с вторыми входами соответствующих и триггеров.

Предлагаемое устройство реализует алгоритм, изложенный в (31.

На фиг. 1 приведена .схема аналогоцифрового многофункционального преобразователя; на фиг. 2 — пример реализации блоков контроля итераций и цифровой обработки, на фиг. 3— временные диаграммы.

7 1 1138

Преобразователь содержит компаратор 1, блок 2 управления, запоминающий элемент 3, динамический запоминающий элемент 4, двухполярный аналоговый ключ 5, элементы И 6 и 7, ге- .5 нератор импульсов 8, масатабирующий генератор ступенчатого напряжения (ИГСН) 9, запоминакиций элемент 10, линеаризующий генератор 11, генератор ступенчатого напряжения (ГСН) 12, 1О фазовый дискриминатор 13, генератор .

14 треугольных развертывающих напря - . жений, элементы И 15 и 16, блок 17 цифровой обработки и блок 18 контроля итераций. 15

В варианте выполнения (фиг. 2) блок 17 цифровой обработки содержит элементы. ИЛИ 19 и 20, триггеры 21, .элементы И 22 и 23, сумматор 24, реверсивный сумматор 25, элемент 20

И 26, а блок 18 контроля итераций— элементы ИЛИ 27, НЕ 28, И 29 и 30, ИЛ1 31, 32, триггеры 33. Блок 2 уп- равления содержит триггеры 34 и 35, расширитель 36 импульсов, счетчик

37 итераций, триггер 38, элемент .ИЛИ 39. Элемент 4 содержит преобразователь 40 фазы в напряжение и преобразователь 41 напряжения в фазу, а фазовый дискриминатор 13 — . 30 масштабный преобразователь 42 напряжения в фазу и масштабный преобразователь 43 фаза-напряжение.

Фазовый дискриминатор l3 выполнен на базе многозначного потенциаль-З5 ного элемента, описанного s )4).

Преобразователь работает следующим обраэоме

Величина измеряемого напряжения представляется в нем в виде

Ое Ж (-4 " И1 . с -(-Ь) > „X, " (4}

Развертывающие базисные напряже- 45 иия с выходов генераторов 9 12 и 14, соответственно ЯЦ„, SD, .SD представляют собой дискретно изменяющиеся во времени и по уровню функции временного аргумента с пе- 50 ри щом Т,, синхронизируемые импульсами генератора 8. Иакснмальное базисное напряжение с выхода

ГСН 12 равно эталонной величине U и выражается зависимостью Т„

КВU, максимальное базисное напряженйе с выхода MICH 9 равно

U p U, где р- масштабный ко1

18 8 эффицнент, и выражается зависимостью

1к 1 1

Uv 1 ь

Развертывающее базисное напряжение с выхода генератора 14 записывается на интервале (О, Т„) в виде ° (фиг. 3) 1 . э гдето=0, 1, 2 t -текущее время при условии, что 1к-< М. "э .

Работа устройства осуществляется в два этапа на примере преобразования мгновенного значения напряжения некоторого электрического сигнала U â код (фиг. 3).

Во время первого этапа по сигна-, лу "Пуск" (Вх. 2) текущее значение

П компаратором 1 сравнивается с

U, на основании резуйьтатов сравнения блок 2 управления (сигнал на выходе элемента ИЛИ 39) вырабатывает команду запоминания в динамическом запоминающем элементе 4 соответствующего значения напряжения и одновременно, в эасивимости от знака разности Uq и Уэ, т.е.

U ) > U mtH U 1 "ээ команду на двухполярнйй ключ 5, который коммутиру-. ет соответственно базисное налряжение с ИГСН 9 или ГСН 12 на вход элемента 41. Элемент 3 обеспечивает хранение информации на время не больше Т (фиг. 3), необходимое для ее запоминания в динамическом запоминающем элементе 4.

Процесс запоминания осуществляется в таком порядке. Выбранное напряжение U ) (U„, ) с выхода элемента

3 в момент его равенства величине развертывающего базисного напряжения, поступающего с ИГСН 9 нли

ГСН 12, преобразуется в преобразователе 41 в дискретный сигнал соответствующей фазой D<(D<) (в дальнейшем просто фазу), определяемой базисом D с генератоа ГИ 8. Фаза

D (D<) в соответствукнцнй ей момент времени по цепи обратной связи осуществляет в преобразователе 40 вы113818

Ъ„=к О„

D7. =Кэ u1li

9 1 борку из базисного напряжения соот ветствующего уровня сигнала, Точность запоминания значения U„) (U,„) определяется числом состояний (значностью) элемента 4, которое определяется отношением частот генератора ГИ 8, ИГСН 9 и ГСН 12. к- .= (И

Ф, Фаза D< (D<) зайомненнога напряжения U (0„1 ) с выхода преобразователя 41 поступает на триггер 35, который разрешает ее прохождение че.. рез элемент И 6 на вход преобразователя 43. Кроме -этого, указанная

: фаза с выхода элемента И 6 через элемент И 7 сбрасывает триггер 35 . в исходное состояние. Фазы D 4, Р,1 напРЯжений Рк4, Uqj соответствУют выражениям,цля простоты фазы D< и D на фиг. 3 изображены-одинаковыми.

Последующие действия осуществляются в устройстве для обоих случаев одинаково. Фаза Р„(Р ) преобразуется в преобразователе 43 в соответствующий уровень напряже1 ния U, задаваемый развертывающим кo баэисйым напряжением с генератора

14 (фиг. 3), причем величина этого уровня соответствует первому меньшему остатку, который получился бы при укладывании величины напряжения U в эталонную меру U с избыт. ком или недостатком, т.е. функция, реализуемая базисным напряжением

М1, обеспечивает итерационное преобразование по алгоритму

U„ = F(D), (3) . где D — фаза, соответствующая D4 или Dl.

Одновременно с развертывающим напряжением генератор 14 вырабатывает также временные интервалы, соответствующие значениям аргумента при оценке с избытком или недостатком (на фиг. 3 это интервалы соответственно а и о q (9 = 1, 2, ... ), которые подаются на входы элементов И 16-1, ... 16-п (интервалы

8„, ...,: „), 15-1, ..., 15-и (интервалы а, ..., а„), где и — количество интервалов, соответствующее количеству схем совпадения) .

На другие входы элементов. И 15 и 16 подается фаза Р„(D ) преобразованного значения аргумента U (U ), причем, если фаза прошла через эле.мент 15-i то элемент 16-i на время ею блокируется, т .е, осуществляется помехозащита от неинформативного сигнала на границе двух интерва10 лов 0 и 8> поскольку фаза имеет определенную длительность и может перекрывать два соседних времен- ных интервала. На этом первый этап итерационного преобразования закан чивается.

1S

Во время второго этапа итерационные преобразования осуществляются уже не с входным напряжением U>< (U < ), а с последовательно по20 лучаемыми в виде напряжений остат-! ками (начиная с U ) . Остаток U

"о к, с выхода преобразователя 43 по сигналу с выхода элемента И 6 через элемент И 7 и расширитель 36 подает

25 ся на запоминающий элемент 10 и далее на вход преобразователя 42, где в соответствии с развертывающим базисным напряжением с ГСН 12 преобразуется в фазу D

30 Ъ, ЭО„.=КЭ(Р(В)3

Расширитель 36 служит для обеспечения надежной работы элемента

10, назначение которого аналогично элементу 3, т.е. хранения поступающей информации в течение времени, необходимого для обработки ее преобразователем 42.

Фаза Р, в свою очередь, преоб40 разуется преобразователем 43 в уро1 вень напряжения U соответствуюк19 щий второму меньшему остатку, и так далее до величины остатка, удовлетворяющей требуемой точности преоб45 разования Uqj (U 111 )

Ок = P(Q ) P (5F(Q)))

На фиг. 3 преобразуемые остатки

1 I

U, U объединенные стрелками, к01 кл изображены на графике для второго случая (U i Ug).

Последовательно полученные фазы D<, Р,, D>, ... проходят, как было описано, на выходы тех элементов И 15-i, 16-i, где произошло их совпадение с соответствующими временными интервалами, задаваемыми с выходов генератора 14.

i 113818

1Î

56

На основании сигналов с выходов элементов И, соответствующих значениям . !р /) ((4 = 1) 2р е е е), при=

Ч-4 условии, что. Ъо= С + (1 -со) р и значениям эталонной величины U+, в блоке 17 цифровой обработки по команде счетчика 37 после определенного количества итераций, задаваемого в соответствии с требуемой точностью преобразования, и положитель.ного сигнала с выхода блока контро-, ля итераций 18, предназначенного для контроля реализуемого алгоритма после каждого шага итерационного преобразования, вычисляется цифровой эквивалент величины входного сигнала, причем для случая Uêq с Uý вычисление осуществляется в соответствии с выражением (1), а для случая

U j > Бэ полученное значение U>j умножают еще на коэффициент gL.

Положительньй сигнал вырабатывается в результате последовательного сравнения полученных в процессе итерационного преобразования величинл (ll = 1 2. ...), связанных зависимостями 3< (23, с... с2Х@.

В противном случае соответствующий шаг итерационного преобразования повторяется, т.е. предццупдй остаток (напряжение) опять преобразуется в соответствующую фазу. Осуществляется это так. Указанный положительный сигнал с блока 18 контроля не вырабатывается и не подтверждается сброс триггера 38, с другого же выхода блока 18 контроля вырабатывается сигнал, поступающий на другой вход триггера 38, который, в свою очередь, запрещает работу пре-. образователя 43 и прохождение через элемент И 7 соответствующей фазы с выхода преобразователя . В результате упомянутая фаза не засчитывается в счетчике 37 и не проходит на запоминающий элемент 10 т.е. в нем информация не обновляется и осуществляется повторное преобразование предыдущего полученного остатка в фазу.

Для реализации в предлагаемом устройстве, в частности в дискрими" наторе 13, описанных взаимообравных преобразований абсолютные максимальные величины Т и U (Тк

К ПЭ) должны быть эквивалентны и приравнены условно к единице.

В этом случае значения функции по оси ординат будут задавать величины остатков в виде напряжений

Ц„(4 = 1, 2, ...), а временные значения аргумента по оси абсцисс - величины 1/Х-1 и значения равные 0 или 1 в зависимости о попадания соответственно во вре 1 менные ннтерввн»мт,» Т»»»» (<»<)T»

{ I) = 1, 2, ...) или(41ТКс о - к, Возможные величины 1/p „„ïðè Г, = 1 и1 = 1, 2, ... могут быть занесены в блок 17 в виде ряда констант 1, 1/2, 1/3, 1/4, ..., которые соответствуют точкам пересечения оси абсцисс прямыми реализуемой функции (фиг. 3) . Работа блока 17 синхронизируется импульсами с ГИ 8.

Принятое итерационное преобразование позволяет за небольшое количество итераций получить достаточ25 но высокую точность преобразуемой в код величины U»j (Б„!). Кроме этого, предлагаемое устройство итерационного преобразования позволяет оценить исследуемую величину с точностью большей, чем дискретность эталонной величины.

Все итерационные преобразования, за исключением первого, осуществляются с последовательно получаемыми остатками и эталонной величиной, что позволяет хранить информацию о каждом остатке., начиная с П» (0»;), в течение одного шага итерационно— го преобразования и, следовательно, измерять мгновенные значения исследуемой величины 0».

Предлагаемое устройство позволяет также контролировать итерационный процесср т.е. обеспечивает помехозащиту за счет сравнения получаемых целых чисел Л„! (3 = 1, 2, ...) со значениями, связанными зависимостями Х„с2A< с ... с 2Л„или Х„ 2 (М= 1, 2, ...).

Преобразования, реализуемые описайиым устройством, всецело определяются функциями развертывающих базисных напряжений, т.е. изменение этих функций позволяет изменить и реализуемые устройством алгоритмы (режим преобразования). Так, если на элемент 4.и фазовый дискриминатор 13 в соответствующих случаях по

13 1 сигналу с Вх. 1 (режим преобразования) вместо базисных напряжений

SDz u SD,подать с вспомогательного ЛГ 11 развертывающие базисные

f напряжения SDg = t = Р (Щ ) и

° г . Ц

80, - е = F" (<) (фиг. 3), позволяющие, например, линеаризовать характеристику некоторого первичного преобразователя электрических и неэлектрических величин (например, температуры), то с помощью предложенного. устройства можно обрабатывать выходные сигналы с подобных нелинейных преобразователей.

В конце преобразования, т.е. после вычисления цифрового эквива.лента, с блока 17 на. компаратор 1 .поступает сигнал, разрешающий повторный запуск преобразователя. При соответствующей расстановке сигналов "Пуск" указанным устройством могут также успешно обрабатываться энергетические параметры переменных электрических сигналов — действующее значение, мощность.

Работа блоков 17 и 18 осуществляется следукицим образом.

Сигналы с выходов элементов И

15-1, ..., 15-и и 16-1, ..., 16-и (фиг. 2), соответствуют значениям

1/7 . „. Выбирают эти значения в блоке 17 из ряда постоянно заданных (например, в виде числа импульсов) констант 1, 1/2, ..., 1/и.

Указанные сигналы через элементы ИЛИ 19-j (j = 1, 2, ..., п) подаются на установочные входы соответствующих триггеров 21-1, которые разрешают прохождение через элементы И 22-j (j = 1, 2, ...) соответствующих констант. Последние подаются на реверсивный сумматор 25, где (после получения положительного сигнала с блока контроля 18) в соответствии с присвоенным им знаком суммируются . Знаки слагаемых определяются с помощью сумматора 24, который подсчитывает сигналы с выходов схем совпадения 16-j (фиг. 1 и 2 8 ), так как попадание в соответствующую зону 8j c òâå÷àåò оценке с недостатком и с.-.1 = 1 °

Сумматор 24 каждый раз выдает сигналы признака четности ("+") или нечетности ("-") полученной суммы. Сигналы с выходов сумматора

24 осуществляют переключение сумматора 25 на сложение или вычитание

113818 14 последовательности констант 1/р

V-1 поступающих íà его входы.

После заданного количества итераций по коканде со счетчика 37, поступающей на управлякиций вход элемента И 26, на его выходе получают вычислительный цифровой эквивалент (код Uv ) величины входного сигнала. По этой же команде осуществляется сброс в исходное состоя" ние триггеров 21 и 33, первые из них сбрасываются через элементы ИЛИ

20, при этом запрещается прохождение констант на выходы элементов

И 22, вторые, наоборот, разрешают прохождение очередных сигналов с выходов триггеров на выходы элементов И 30. Получение цифрового эквивалента на выходе элемента И, в свою очередь, служит командой разрешения начала следующего измерения.

Функционирование блока контроля итераций 18.

Как следует из приведенного описания, положительные сигналы вырабатываются блоком 18 в результате

l0 I5

25 его функционирования в соответствии нически может быть реализовано кос-. венно, исходя из позиционных признаков появления сигналов на выходе соответствующих элементов и 15-j, 16-j,. В результате последовательного сравнения остатков с разверткой

ФГ (DS ) и получения соответствую-1 щих им фаз последние, если не происходит сбоев в работе всего устройства, постепенно сдвигаются к началу указанной развертки (DS3).

В соответствии с получаемыми фазами сигналы на выходах элементов

И 15-1, ..., 15-п, 16-1, ..., 16-п сдвигаются в таком же порядке, т.е.. в порядке возрастания их нумерации .

Сигналы с выходов триггеров 21-j поступают на соответствующие входы элемента ИЛИ 31 и входы элементов

40

50

И 30, на управляющие входы которых подаются сигналы разрешения с выходов триггеров 33. Если сигналы на выходах триггеров 21 — 1, 21-2, 21-п появляются в порядке возрастания нумерации, то они проходят через упомянутые элементы И на выход элемента ИЛИ 27 и далее на с приведенным неравенством

1 %

Зо 7, 2 < ... а2 Л„, которое тех11 f 3818

d».Э

eve. l вкод реверсивного сумматора 25. Это те положительные сигналы, при поступлении которых в сумматор 25 осуществляется очередной шаг суммирования; Реализуется это так: сигнал, 5 например, с выхода триггера 21-2 проходит через элемент И 30-2 на выход элемента ИЛИ 27, одновременно этот же сигнал- проходит через элементы ИЛИ 32-1, 32-2 и сбрасывает триггеры 33-1, 33-2, которые запре- . щают прохождение последующих сигналов с выходов триггеров 21-1 и

21-2 через элементы И 30-1, 30-2.

Аналогично для сигнала с выхода любого триггера 2 1-j последующие сигналы пройдут только через те из цепей, порядковый номер которых больше предыдущей.

В случае нарушения алгоритма работы устройства {наличие помехи, сбоев и т.п.) укаэанная последовательность появления сигналов нарушается, и на выходе элемента И 29 блока 18 появляется сигнал, который подается на блок 2 управления. Это обусловлено тем, что на выходе элемента ИЛИ 31 сигналы появляются независимо от порядка нх поступления на ее входы, появление же сигна- 3(! лов на выходе элемента ИЛИ 27 зависит от указанного порядка, т.е. в случае нарушения алгоритма работы всего устройства на выходе элемента

ИЛИ 27 сигнал не появляется, а на выходе элемента ИЛИ 31 появляется, причем он проходит на выход элемента И 29, так как на другой его вход подается разрешение с выхода элемента НЕ 28. Если алгоритм работы устройства не нарушается, сигналы на выходах элементов ИЛИ 27 и 31 появляются одновременно и на выход элемента И 29 не проходят.

Сигналы с выхода элемента ИЛИ 31 подаются также на входы элементов И

23-1, ..., 23-(и- 1), причем на выходы проходят те из них, на управляющие входы которых поступают сигналы разрешения с соответствующих триггеров 21 j (j = 2, ..., и).

Это позволяет сбрасывать все предыдущие, т.е. до 21-j, триггеры, которые участвовали до этого в рабоге, оставляя при этом триггер 21-j не сброшенным, что позволяет осуществлять последующие преобразования в соответствии с неравенством

i„< 27,,c ... c 2X„.

По сравнению с известными пре-образователями изобретение позволяет повысить быстродействие при заданной точности, повысить точность при заданном быстродействии или увеличить точность и быстродействие одновременно при сравнимых аппаратурных затратах, а также позволяет линеаризовать нелинейные характеристики обрабатываемых электрических сигналов. Этим определяется технико-экономический эффект от исполь-. зования изобретения.

1113818 11138!8

Составитель Г. Осипов

Техред И.Асталош Корректор О. Луговая

P еда кт ор М. Келемеш

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Заказ 6621/4 1 Тираж 698 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб. д. 4/5