Устройство для приема и обработки избыточных сигналов

 

1. УСТРОЙСТВО ДЛЯ ПРИЕМА И ОБРАБОТКИ ИЗБЫТОЧНЫХ СИГНАЛОВ, содержащее приемник, вход которого является первым входом устройства, выход приемника соединен с первым входом первого блока памяти, пороговый блок, декодер, первый регистр и .второй блок памяти, отличающееся тем, что, с целью повьшения помехоустойчивости устройства, в него введены третий блок памяти, второй и третий регистры, ключи, генератор импульсов, счетчики, блоки сравнения, ранжирующий узел, элемент И и коммутатор, выход первого блока памяти соединен с первым входом ранжирующего узла и входом порогового блока, выход порогового блока соединен с входом первого счетчика, первый выход которого соединен с входом первого регистра, выходы первого регистра соединены с соответствующими первыми входами второго регистра, выход которого соединен с первым входом третьего регистра, выход третьего регистра соединен с входом декодера и первым входом первого ключа. выход первого .ключа является выходом устройства, выход декодера соединен с вторыми входами первого ключа пёрво-, го блока памяти и с первыми входами второго счетчика и генератора импульсов , второй выход первого счетчика соединен с вторым входом генератора импульсов, выход которого соединен с входом третьего счетчика, первый выход которого соединен с первым входом второго блока памяти, первый выход второго блока памяти соединен через четвертый счетчик с первым входом первого блока сравнения, второй выход третьего счетчика соединен с вторым 9 входом второго счетчика, выход которого соединен с вторым входом первого бпока сравнения, выход первого блока сравнения соединен с первыми входами второго ключа, третьего блока памяти § и вторым входом второго блока памяти, выход второго блока памяти соединен . с входом второго ключа, выход которого соединен с первым входом коммутатора, второй, третий и четвер:д тый входы ранжирукяцего узла являются о. соответственно вторым, третьим и чет90 9 вертым входами устройства, выход жирующего узла соединен с вторым входом третьего блока памяти, выкод которого соединен с вторым входом коммутатора , выходы коммутатора соединены с входами соот1зетствующих вторых . блоков сравнения, первые выходы которых соединены с вторыми входами третьего регистра, а вторые выходы - с соответствующими входами элемента И, выход которого соединен с вторым входом второго регистра. 2. Устройство по П.1, о т л и ч а ю щ е е с я тем, что,ранжир Ю11р1й

СОЮЗ СОЕЕТСНИХ

3 6

РЕСПУВЛИН

O9f Of) ЗЮ С08С 2

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ. (2.1 } 3510529/18-24 (22) 09. 11.82 (46) 23.09.84. Бюл. У 35

-(72) Ю.П.Зубков, В.А.Анашкин, P.Â.Àèàøêèí и A.Ô.Èàêàðåíêî (53) 621.398(088.8) (56) 1. Бородин Л.Ф. Введение в тес. рию помехоустойчивого кодирования.

M. "Советское радио", 1968, с. 270, рис. 3 ° 03.

2. Авторское свидетельство СССР и 824263, кл. С 08 С 19/28, 1979 (прототип). (54)(57) 1. УСТРОЙСТВО ДЛЯ ПРИЕМА И

ОБРАБОТКИ ИЗБЫТОЧНЬИ СИГНАЛОВ, содержащее приемник, вход которого является первым входом устройства, выход приемника соединен с первым входом первого блока памяти, пороговый блок, декодер, первый регистр и .второй блок памяти, о т л и ч а ю— щ е е с я тем, что, с целью повьппения помехоустойчивости устройства, в него введены третий блок памяти, второй и третий регистры, ключи, генератор импульсов, счетчики, блоки сравнения, ранжирующий узел, элемент И и коммутатор, выход первого блока памяти соединен с первым входом ранжирующего узла и входом порогового блока, выход порогового блока .соединен с входом первого счетчика, первый выход которого соединен с входом первого регистра, выходы первого регистра соединены с соответствующими первьпи входами второго регистра, выход которого соединен с первым входом третьего регистра, выход третьего регистра соединен с входом де. кодера и первым входом первого ключа, выход первого, ключа является выходом устройства, выход декодера соединен с вторыми входами первого ключа, перво-, го блока памяти и с первыми входами второго счетчика и генератора ичнульсов, второй выход первого счетчика соединен с вторым входом генератора импульсов, выход которого соединен с входом третьего счетчика, первый выход которого соединен с первым входом второго .блока памяти, первый выход второго блока памяти соединен через четвертый счетчик с первым входом первого блока сравнения, второй выход третьего счетчика соединен с вторьи входом второго счетчика, выход которо. Щ го соединен с вторым входом первого блока сравнения, выход первого блока сравнения соединен с первыми входами второго ключа, третьего блока памяти и вторым входом второго блока памяти, Q выход второго блока памяти соединен с вторым входом второго ключа, выход которого соединен с первым входом коммутатора, второй, третий и четвертый входы ранжирующего узла являются соответственно вторым, третьим и четвертым входами устройства, выход ран- жирующего узла соединен с вторым входом третьего блока памяти, выход которого соединен с вторым входом коммутатора, выходы коммутатора соединены с входами соответствующих вторых блоков сравнения, первые выходы ко: торых соединены с вторыми входами тре-, тьего регистра, а вторые выходы - с соответствующими входами элемента И, выход которого соединен с вторым Входом второго регистра.

2. Устройство по п.1, о т л и ч аю щ е е с я тем, что ранжирующий

1115G86 узел содержит аналого-цифровой преобразователь, счетчик, регистры, элемент ИЛИ, блок построения вариацион" ного ряда и дешифратор, выход аналого-цифрового преобразователя соединен с первым входом элемента ИЛИ, выходы счетчика соединены с соответствующими входами первого регистра, выход которого соединен с вторым входом элемента ИЛИ, выход элемента ИЛИ сое. динен с первым входом блока построе" ния вариациойного ряда, выход которого соединен с входом второго регистра, выходы которого соединены с соответствующими входами дешифратора, вход аналого-цифрового преобразователя и выход дешифратора являются соответственно первым входом и выходом ранжирующего узла, вход счетчика, второй и третий входы блока построения вариационного ряда являются соответственно вторым, третьим и четвертым входами ранжирующего узла.

3. Устройство по п.1, о т л и ч а-. ю щ е е с я тем, что блок построения вариационного ряда содержит регистр и каналы обработки информации, каждый из которых состоит из ключей, регистров, элементов ИЛИ и элемента сравнения, выход первого элемента ИЛИ соединен с первым входом первого ключа, выход которого соединен с первым входом первого регистра, первый выход которого соединен с первым входом второго элемента ИЛИ, вторые выходыс соответствующими первыми входами элемента сравнения, первый выход

Изобретение относится к электросвязи и может быть использовано в приемной аппаратуре систем передачи информации.

Известно устройство для приема 3 избыточных сигналов, содержащее при-: емник, пороговый блок и декодер (11 .

Недостатком известного устройства является низкая помехоустойчивость, поскольку в нем не учитывается инфор- 1О мация об амплитуде символов аналогового сигнала, полученных на выходе приемника. которого соединен с первым входом второго ключа, второй выход — с первым входом третьего ключа, первые выходы второго регистра соединены с соответствующими вторыми входами элемента сравнения, второй выход — с

I вторыми входами второго и третьего ключей, выходы второго элемента ИЛИ и третьего ключа каждого предьщущеro канала обработки информации соединены соответственно с вторым входом первого регистра и входом второго регистра каждого последующего канала обработки информации, выходы первого, второго ключей и первый выход элемента сравнения каждого последующего канала обработки информации соединены соответственно с вторыми входамн первого ключа, второго элемента ИЛИ и первым входом первого. элемента ИЛИ каждого предыдущего канала обработки информации, выход второго элемента ИЛИ последнего канала обработки информации соединен с первым входом регистра, вход второго регистра первого канала обработки информации и выход регистра являются соответственно первым входом и выходом блока построения вариационного ряда, вторые входы первых элементов ИЛИ канала обработки информации объединены и являются вторым входом блока построения вариационного ряда, второй вход первого ключа последнего канала обработки информации объединен с вторым входом регистра и является третьим входом блока построения вариа- . ционного ряда.

Наиболее близким по технической сущности к предлагаемому является устройство для приема и обработки избыточнык сигналов, содержащее приемник, вход. которого является входом устройства, выход приемника соединен с входами первого блока памяти, первого порогового блока и первым. входом вычитателя, выход первого блока памяти соединен с первым входом блока управления выдачей информации, выходы и вторые входы которого соединены соответственно с первыми входами и пер5086 4 вторыми входами первого ключа, первого блока памяти и с первыми входами второго счетчика и генератора импульсов, второй выход первого счетчика соединен с вторым входом генератора

1 импульсов, выход которого соединен с входом третьего счетчика, первый выход которого соединен с первым входом второго блока памяти, первый выход второго блока памяти соединен через четвертый счетчик с первым входом первого блока сравнения, второй .выход третьего счетчика соединен с вторым входом второго счетчика, выход которого соединен с вторым входом первого блока сравнения, выход первого блока сравнения соединен с пер-. выми входами второго ключа, третьего блока памяти и вторым входом второго блока памяти, выход второго блока памяти соединен с вторым входом второго ключа, выход которого соединен с первым входом коммутатора, второй

Э третий и четвертый входы ранжнрующего узла являются соответственно вторым, третьим и четвертым входами устройства, выход ранжирующего узла соединен с вторым входом третьего блока памяти, выход которого соединен с вторым входом коммутатора, выходы коммутатора соединены с входами соответствующих вторых блоков сравнения, первые выходы которых соединеНы с вторыми входами третьего регистра, а вторые выходы — с соответствующими входами элемента И, выход которого соединен с вторым входом второго регистра.

3 111 выми выходами блока регистров, выход первого порогового блока соединен с первым входом декодера, вторым входом вычитателя и входом регистра, выход вычитателя соединен с входом второго 5 блока памяти, выходы которого соединены с соответствующими первыми входами блока усилителей, первые выходы и второй вход которого соединены соот- ветственно с входами и выходом второ- ЙО го порогового блока, вторые выходы блока усилителей соединены с соответствующими первыми. входами блока сумматоров, вторые входы которого подключены к соответствующим выходам регист. !

5 ра, выходы блока сумматоров соединены через третий пороговый блок с со..ответствующими вторыми входами декодера, выход которого соединен с вторым входом блока регистров выход

Э 20 блока регистров является выходом устройства (2) .

Известное устройство также обладает низкой помехоустойчивостью, поскольку в нем недостаточно полно используется информация об амплитуде символов аналогового сигнала.

Цель изобретения — повышение помехоустойчивости приема избыточных сигналов путем учета информации об амплитуде принимаемых символов. . Указанная цель достигается тем, что в устройство для приема и обработки избыточных сигналов, содержащее приемник, вход которого является пер 35 вым входом устройства, выход приемника соединен с первым входом первого блока памяти, пороговый блок, декодер, первый регистр и второй блок памяти, введены третий блок памяти, 40 .второй и третий регистры, ключи, генератор импульсов, счетчики, блоки сравнения, ранжирующий узел, эле. мент И и коммутатор, выход первого блока памяти соединен с первым входом 45 . ранжирующего узла и входом порогового блока, выход порогового блока соединен с входом первого счетчика, первый выход которого соединен с входом первого регистра, выходы первого .$0 регистра соединены с соответствующими первыми входами второго регистра, выход которого соединен с первым входом третьего регистра, выход третьего регистра соединен с входом декодера и первым входом первого ключа, выход первого ключа является выходом уст- . ройства, выход декодера соединен с

Кроме того, ранжирующий узел со держит аналого-цифровой преобразователь, счетчик, регистры, элемент ИЛИ, блок построения вариационного ряда и дешифратор, выход аналого-цифрового преобразователя соединен с первым входом элемента ИЛИ, выходы счетчика соединены с соответствующими входами первого регистра, выход которого соединен с вторым входом элемента ИЛИ, выход элемента ИЛИ соединен с первым входом блока построения вариационного ряда, выход которого соединен с входом второго регистра выЭ ходы которого соединены с соответствующими входами дешифратора, вход аналого-цифрового преобразователя и выход дешифратора являются соответственно первым входом и выходом ран- жирующего узла, вход счетчика, второй

1ll5086 и третий входы блока построения вариационного ряда являются соответственно вторым, третьим и четвертым входами ранжирукщего узла.

Кроме того, блок построения вариа- 5 ционного ряда содержит регистр и каналы обработки информации, каждый из которых состоит иэ ключей, регистров, элементов ИЛИ и элемента сравнения, выход первого элемента ИЛИ соединен !О с первым входом первого ключа, выход которого соединен с первым входом первого регистра, первый выход которого соединен с первым входом второго элемента .ИЛИ, вторые выходы — с соот-!5 ветствующими первыми входами элемента сравнения, первый выход которого соединен с первым входом второго ключа, второй выход — с первым входом третьего ключа, первые выходы второго20 регистра соединены с соответствующими вторыми входами элемента сравнения, второй выход — с вторыми входами второго и третьего ключей, выходы второго элемента ИЛИ и третьего ключа каж- >5 дого предыдущего канала обработки информации соединены соответственно с вторым входом первого регистра и входом второго регистра каждого последующего канала обработки информации, ЗО выходы первого, второго ключей и пер. вый выход элемента сравнения каждого последующего канала обработки информации соединены .соответственно с вторь!ми входами первого ключа, второ-З5 го элемента ИЛИ и первым входом первого элемента ИЛИ каждого предыдущего канала обработки информации, выход второго элемента ИЛИ последнего канал. обработки информации соединен с 4р первым входом регистра, вход второго регистра первого канала обработки информации и выход регистра являются соответственно первым входом и выходом блока построения вариационного 41 ряда, вторые входы первых элементов

ИЛИ канала обработки информации. объединены и являются вторым входом блока построения вариационного ряда, второй вход первого ключа последнего о канала обработки информации объединен с вторым входом регистра и является третьим входом блока построения вари-. ационного ряда.

Сущность предлагаемого изобретения состоит в том,что информация об амплитудах выходных сигналов приемника используется для упорядочения векторов ошибок в соответствии с вероятностью их появления. Это позволяет исправлять ошибки в соответствии с вероятностью их возникновения, т.е. в первую очередь исправляется наиболее вероятная однократная ошибка,затем двухкратная и т.д.

На фиг.! представлена функциональная схема устройства для приема и обработки избыточных сигналов, на фиг.2 — функциональная схема ранжирующего узла; на фиг.3 — функциональная схема блока построения вариационного ряда.

Устройство (фиг. 1) содержит приемник 1, пороговый блок 2, состоящий из источника 3 порогового напряжения и элемента 4 сравнения, блок 5 памяти, регистры 6-8 сдвига, ключ 9, элемент И 10 и блок 11 сравнения, декодер 12, коммутатор 13, блок 14 памя" ти, ранжирующий узел 15, ключ 16, генератор 17 импульсов, вычитающий счетчик 18, блок 19 памяти, счетчик

20, блок 21 сравнения и счетчики 22

:и 23.

Ранжирующий узел 15 (фиг. 2) содержит счетчик 24, регистр 25 сдвига, аналого-цифровой преобразователь 26, элемент ИЛИ 27, блок 28 построения вариационного ряда, дешифратор 29 и регистр 30 сдвига.

Блок 28 построения вариационного ряда (фиг. 3) содержит ключи 31 элементы ИЛИ 32 и 33, регистры 34 сдвига, элементы 35 сравнения, ключи 36, регистры 37 сдвига и ключи 38.

Устройство работает следукицим образом. f

В ранжирующем узле 15 сигнал последовательно поступает на вход аналого-цифрового преобразователя 26.

Синхронно с этим сигналом из программно-временного блока на вход счетчика 24, поступают тактовые импульсы.

В момент прихода первого сигнала на вход аналого-цифрового преобразователя 26 в счетчик 24 поступает первый тактовый импульс. После прихода и -го импульса поступление импульсов прекращается.

Двоичный код состояния счетчика 24 параллельно записывается в регистр

25 сдвига. Количество ячеек памяти в счетчике 24 и в регистре 25 равно !!

Выходные сигналы аналого-цифрового преобразователя 26 и счетчика 24 подаются на входы элемента !ШИ 27. При

В результате описанных действий двоичная комбинация Е1 переписывает. ся из регистра 32 в регистр 34. После этого на вход элементов ИЛИ 32 подается управляющий импульс с выхода программно-временного блока. Затем в первый регистр 37 записывается двоичная кодовая комбинация Е2 . В элементе ИЛИ 35 сравнения ее код сравнивается с кодом комбинации Е1, храня- щейся в регистре 34. Так как число

10 больше числа 8 (Е аЕ ) то на леУ вом выходе элемента 35 сравнения формируется управляющий сигнал, открывающий ключ 36, через который из регистра 37 в регистр 34 переписывается кодовая комбинация Е2, сдвигая при этом комбинацию E 1 через элемент ИЛИ

33 в следующий регистр 34 .

Очередная двоичная кодовая комбинация Е поступает в первый регистр

37 и в.элементе 35 сравнения ее код сравнивается с кодом Е, записанным в первом регистре 34 . Так как 10)4 (E E ), то на правом выходе элемента 35 сравнения формируется управляющий сигнал, который открывает ключ 38 и из первого регистра 37 во второй регистр 37 переписывается комбинация

Е> и выполняется операция сравнения в элементе 35 кода Е с кодом E заf ь писанным во втором регистре 34. По» скольку 4(8 (Е3<Е ), то управляющий сигнал элемента 35 сравнения формируется на правом выходе. По этому сигналу открывается второй ключ 38, пропуская в третий репистр 37 кодовую комбинацию Е3. Теперь ее код сравнивается с помощью третьего элемента

35 сравнения с нулевым кодом третьего регистра 34. В результате сравнения управляющий сигнал появляется. на левом выходе третьего элемента 35 сравнения, открывая ключ 36. Комбинация Еу из регистра 37 переписывает- ся в регистр 34. Во входной регистр

7 11150 этом первой через элемент ИЛИ 27 проходит, последовательно считываясь из .регистра 25, двоичная кодовая комбинация; код которой отображает номер входного сигнала. Считывание кода номера происходит во время функционирования аналого-цифрового преобразователя 26, выходная двоичная кодовая комбинация которого поступает на вход элемента ИЛИ 27 после передачи 1р номера кодовой комбинации. Блок 28 построения вариационного ряда упорядочивает совокупность входных двоичных комбинаций с величинами двоичных кодов. 15

Например, пусть и =4, N =--16. Тогда

E(=11000 001). E = (1010 010), Е =

jO1OO 0111, Е =(0110 100) . В десятичной системе счисления соответственно получим Е =Я, 1), Г = 10,2), Е3= 4,3), Е1=(6,4 . На выходе блока

28 построения вар ационного ряда должны быть получены комбинации Е в следующем порядке: Е, Е<, Е4, Е, т.е. первой на выход блока 28 постро-25 ения вариационного ряда будет выдаваться комбинация Е, имеющая максимальный код величины входного сигнала, второй — E1, третей — Е4 и последней — Е3.

Рассмотрим работу блока 28 на данном примере. В течение всего времени работы блока 28, когда нет необходимости переписывать комбинации Е„ из одного регистра в. другой, ключи 31 35 закрыты. Во время переписывания информации в регистрах 34 и 37 управляющий сигнал от программно-временного блока открывает ключи 31. В исходном состоянии регистры 34 и 37 нахо- 40 дятся в нулевом состоянии, ключи 36 и

38 закрыты, ключи 31 открыты. Первой на вход блока 28 подается двоичная комбинация E(и записывается в первый региетр 37. Выхбды имеются не у всех 45 .. ячеек памяти этого регистра, а только у левых, в которых записан код величины аналогового сигнала. На входы первого элемента 35 сравнения подается двоичный код (10003, а на другие 50 его входы — нулевой код из регистра

34. В элементе 35 сравнения указанные коды сравниваются между собой. Поскольку код, записанный в регистре

37, больше нулевого кода, записанно- 55 го в регистре 34, то управляющий сигнал выдается с левого выхода элемента 35 сравнения на уплавляющий вход

86 8 ключа 36, открывая его. В этот момент времени с программно-управляющего блока на вход элементов ИЛИ 32 подается управляющий синхроимпульс, длительность которого определяется временем переписывания двоичной кодой комбинации Е из регистра 37 через открытый ключ 36 в регистр 34. Для этого на все регистры 34 подаются тактовые импульсы с программно-временного блока через открытые ключи .31;

1115086

1О

37 записывается кодовая комбинация

Ео и повторяются операции, описанные выше.

В результате в регистрах 34 соответственно будут записаны двоичные 5 кодовые комбинации в следующем порядке: Е., Е, Ец., ЕЗ. После операции ранжирования, выполняемой в блоке 28, начинается последовательное считывание двоичных кодовых комбинаций Е; из IO регистров 34 в регистр 30. При этом первой считывается кодовая комбинация, код величины которой соответствует наибольшему сигналу. Иэ регистра 30 считываются только номера эле- 15 ментарных сигналов. С помощью дешифратора 29 эти номера отправляются в блок 14 памяти.

На вход приемника 1 поступает сложный избыточный сигнал.На выходе приемника 1 появляются аналоговые сигналы, соответствующие элементам входного сигнала. Каждый аналоговый сигнал с сохранением амплитуды, кото- рая является показателем искаженности элементарного сигнала (чем больше искажен сигнал, тем меньше его амплитуда на выходе приемника 1). Принятая кодовая комбинация записывает- ся в блок 5 памяти, откуда в виде

11-разрядных последовательностей поступает в пороговый блок 2 и в ранжирующий узел 15. В пороговом блоке

2, в элементе 4 сравнения величина входного сигнала сравнивается с поЭЗ роговым напряжением, поступающим от источника 3 порогового напряжения.

Если величина входного аналогового сигнала меньше величины порогового напряжения, то на выходе элемента 4

40 сравнения появляются сигнал О, в противном случае - сигнал 1. Таким образом формируется 11 -разрядная двоичная

° коцовая комбинация. В блоке 5 памяти первая 11 -разрядная последовательность, не задерживаясь, проходит на выход, а остальные проходят на выход по сигналу с выхода декодера

12. Сформированная в пороговом блоке

2 двоичная кодовая комбинация через счетчик 23 подается в .регистр 6 хранения. Счетчик 23 выдает при этом сигнал запуска на генератор 17 импульсов. Иэ регистра 6 эта комбинаци» через регистр 7 записывается в регистр ээ

8, причем первый раз запись осуществляется сразу после записи в регистр

6, а затем по сигналу элемента И 10.

Иэ регистра 8 комбинация поступает в декодер 12, который в случае отсутствия ошибки в кодовой комбинации открывает ключ 9 и данная кодовая комбинация проходит на выход устройства.

При этом сигналом с выхода декодера

Ф

12 останавливается работа генератора

17, счетчик 22 переключается в начальное состояние, равное 1, а из блока 5 памяти в пороговый блок 2 и в ранжирующий узел 15 поступает очередная 1 -разрядная последовательность. Если декодер 12 обнаруживает ошибку, то ключ .9 остается закрытым, а кодовая комбинация остается в регистре 8.

Ранжирующий узел 15 одновременно с пороговым блоком 2 обрабатывает приходящую И -разрядную последовательность импульсов. Обработка заключа-, ется в расположении импульсов в порядке возрастания амплитуд и последующей записи их номеров в блок 14 памяти в порядке убывания амплитуд. Генератор 17, запущенный импульсом от счетчика 23, вырабатывает импульсы.

Счетчик 18 вычитает из числа 2, записанного в нем, полученное число импульсов (2 " ), и в виде tl -разрядИ ного двоичного числа подает в блок

19 памяти и на счетчик 20 веса, кото" рый подсчитывает число единиц ll-разрядного двоичного числа и подает его на блок 21 сравнения. На другой вход блока 21 подается вес от счетчика 22, в данном случае равный единице. При совпадении веса 11-разрядного двоичного числа и числа в счетчике 22, блок

21 сравнения выдает сигнал на выход и это число из блока 19 памяти через ключ 16 поступает на вход коммутатора 13, на другой вход которого по сигналу блока 21 сравнения из блока

14 памяти поступают номера импульсов в порядке убывания их амплитуд. На выходе коммутатора 13 поступает номер импульса и разряд двоичного числа. Сформированное в счетчике 18 двоичное число и есть одна из возможных конфигураций ошибок при поэлементном приеме, где 1 обозначает место искажения символов и соответственно есть команда на инвертирование, а ,0 — неискаженного. Самый старший разряд (первый поступающий на вход коммутатора 13) соответствует наименее искаженному сигналу, а самый младший — наиболее искаженному. В

5086 12 наличии ошибки инвертированная кодовая комбинация в регистре 8 заменяется комбинацией иэ регистра 6 и процедура поиска продолжается. Когда наконец в результате перебора будет найдена нужная. конфигурация ошибки, в декодео 12 поступит безошибочная кодовая комбинация, то она пройдет на выход устройства.

Таким образом, в предлагаемом .устройстве решается задача повышения помехоустойчивости приема избыточных сигналов за счет использования большего объема, чем в прототипе, апосте.риорной информации о принятом сигнале.

1Для подтверждения преимущества предлагаемого устройства рассмотрим :. прием сложного сигнала, соответствующего двоичной кодовой комбинации

1 0101), которой на выходе приемника соответствуют импульсы с аЪптлитудами:

-0,54, -О, 12, 0,07, 0,84. Поэлементный прием (пороговый уровень равен нулю) дает (0011), т.е. ошибки во втором и третьем разрядах. В ранжирующем блоке эти разряды будут выстроены в порядке возрастания надежности:

0,07, О, 12, 0,54, 0,84, т.е. З-й, 2-й, 1-й, 4-й, по порядку следования иэ приемника. Суммирование по модулю два с конфигурациями однократных ошибок не дает искомой переданной комбина" ции, так как ошибка двухкратная. При суммировании с конфигурацией ошибки (0110 инвертируются второй и третий символы, в результате получается искомая комбинация 1,0101).

11 -1 11 соответствии с этим старшему разряду .двоичного числа, поступающего на ком.мутатор 13, присваивается адрес наиболее надежного символа комбинации, а младшему - наименее надежного символа.

Сформированная таким образом пос-. ледовательность разрядов в соответст . вии с присвоенными адресами поступает на соответствующие блоки 11 срав- 10 нения. Поступающий на блок 11 сравнения символ 1 вызывает инвертирование соответствующего символа кодовой комбинации, записанной в регистре Si

Символ 0 изменений не вызывает. 15

Конфигурации ошибок иэ блока 19 памяти поступают в порядке убывания . вероятности возникновения ошибок при полэлементном приеме. Например, наиболее вероятной является конфигурация ошибки вида 1000...0. За однократными, как наиболее вероятными, следуют двух-, трех и И -кратные конфигурации ошибок. Самая маловероят ная конфигурация — 111... 1, так как 25 в этом случае предполагается, что неверно приняты все символы. Для четырехразрядного кода конфигурации всех однократных ошибок имеют вид и порядок следования 1000, 0100, 0010,.0001, что вызовет последовательное инвертирование при подаче в регистр 8 соответствующих кодовых символов.

После того, как все однократные ошибки исчерпаны, счетчик 18 переключится в нулевое состояние и сигнал о его обнулении поступит на счетчик 22, увеличивая на единицу число, записанное- в этом счетчике.

После инвертирования кодовой комбинации, хранящейся в регистре 8, ре40 зультат инвертирования проверяется на наличие ошибки в декодере 12. При

Таким образом, предлагаемое устрой. ство обладает более высокой помехо-, устойчивостью приема сигналов по сравнению с известными..1115086

At@. 2

1115086

Составитель И. Никуленков

Редактор Е. Папи Техрец А.Ач Корректор М,Шароши Закаэ 6775/37 Тираж 568 Подписное

ВНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП "Патент", г.ужгород, ул.Проектная, 4