Устройство для измерения погрешности аналого-цифрового преобразователя

 

УСТРОЙСТВО ДЛЯ ИЗМЕРЕНИЯ ПОГРЕШНОСТИ АНАЛОГО-ЦИФРОВОГО ПРЕОБРАЗОВАТЕЛЯ , содержащее генератор тактовых импульсов, выход которого соединен с первым входом блока управления , второй вход которого соединен с шиной Пуск, первый выход с первыми входами (n+m)-разрядного счетчика, регистра, блока регистрации , второй выход - с первой выходной шиной устройства, вторая шина которого соединена с выходом (п+т)-разрядного цифроаналогового преобразователя, а входная шина с первым входом первого арифметического блока, второй вход которого соединен с выходами разрядов, кроме старшего разряда, (п+т)-разрядного счетчика и входами (n+m)разрядного цифроаналогового преобразователя , а выход - с вторым входом регистра, выход которого соединен с первым входом второго арифметического блока, выход которого соединен с первым входом блока логической обработки, выход которого соединен с вторым входом блока регистрации , отличающееся тем, что, с целью расширения функциональ ых возможностей путем обеспечения измерения динамической погрешности , в него введены блок памяти, блок определения кодового перехода, элементИ, блок элементов И, элемент ИЛИ, элемент запрета, элемент равнозначности, два триггера, первый вход первого из которых соединен с первым выходом блока управления, второй вход - с третьим выходом блока управления, а выход - с вторым входом (п+га)-разрядного счетчика и пер§ вым входом элемента И, второй вход которого соединен с выходом второго (Л триггера и инверсным входом элемента запрета, а выход - с первым входом элемента ИДИ, второй вход которого соединен с выходом элемента запрета, а выход - с вторым входом первого арифметического блока, входом старшего разряда (п+т)-разрядного цифроаналогового преобразователя и перО1 вым входом элемента равнозначности, второй вход которого соединен с выхоКд дом старшего разряда (n+m)-разрядного счетчика, первым входом второго триг & гера и прямь1м входом элемента запрета , а выход - с первыми входами блока элементов И, вторые входы которого соединень с входной шиной устройства, а выход - с первым входом блока определе 1ия кодового перехода, второй вход которого соединен с вторым входом второго триггера и с первым выходом блока управления, а выход - с третьим входом регистра, при этом первым вход блока памяти соединен с выходом регистра, второй вход - с

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) Н 03 К 13/02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ н двтоИ:К0МУ СвидвткЛьСтвУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) .3383133/18-21 (22) 20.01.82 (46) 23.09.84. Бюл. Ф 35 (72) С.И.Ершов и В.H.Ëûñîâ (71) Ленинградский ордена Ленина и ордена Красного Знамени механический институт (53) 681.385(088.8) (56) 1. Экспресс-информация. сер.

"Приборы и элементы автоматической и вычислительной техники, реф. 192, 1974, )1 - 39,;>ис. 6.

2. Авторское свидетельство СССР

9 884125, кл . Н 03 К 13/02, 1980 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ ИЗИЕРЕНИЯ

ПОГРЕШНОСТИ АНАЛОГО-ЦИФРОВОГО ПРЕОБРАЗОВАТЕЛЯ, содержащее reнератор тактовых импульсов, выход которого соединен с первым входом блока управ. ления, второй вход которого соединен с шиной "Пуск", первый выход— с первыми входами (n+m) ðàçðÿäíîãî счетчика, регистра, блока регистрации, второй выход — с первой выходной шиной устройства, вторая шина которого соединена с выходом (n+m)-разрядного цифроаналогового преобразователя, а входная шина— с первым входом первого арифметического блока, второй вход которого соединен с выходами разрядов, кроме старшего разряда, (n+m)-разрядного счетчика и входами (n+m)разрядного цифроаналогового преобразователя, а выход — с вторым входом регистра, выход которого соединен с первым входом второго арифметического блока, выход которого соединен с первым входом блока логической обработки, выход которого соединен с вторым входом блока регистрации, о т л .и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей путем обеспечения измерения динамической погрешности, в него введены блок памяти, блок определения кодового перехода, элемент И, блок элементов И, элемент ИЛИ, элемент запрета, элемент равнозначности, два триггера, пер— вый вход первого из которых соединен с первым выходом блока управления, второй вход — с третьим выходом блока управления, а выход — с вторым входом (n+m)-разрядного счетчика и первым входом элемента И, второй вход ф которого соединен с выходом второго триггера и инверсным входом элемента запрета, а выход — с первым входом ® элемента ИЛИ, второй вход которого соединен с выходом элемента запрета, Я а выход — с вторым входом первого арифметического блока, входом стар- )® шего разряда (n+m)-разрядного циф- Ваа ) роаналогового преобразователя и пер- ) ива вым входом элемента равнозначности, второй вход которого соединен с выхо- р дом старшего разряда (n+m)-разрядноro счетчика, первым входом второго триг гера и прямым входом элемента запрета, а выход — с первыми входами блока элементов И, вторые входы которого соединены с входной шиной устройства, а выход — с первым входом блока опре- ф деления кодового перехода, второй вход которого соединен с вторым входом второго триггера и с первым выходом блока управления, а выход — с третьим входом регистра, при этом первым вход блока памяти соединен с выходом регистра, второй вход — с

1115219 первым выходом блока управления, а выход — с вторым входом второго ариф метического блока, причем второй вход блока логической обработки соеИзобретение относится к вычислительной технике, предназначено для автоматического измерения погрешности аналого-цифрового преобразователя напряжения (тока) в код и

5 обеспечивает получение информации о динамических погрешностях с представлением результатов измерения в цифровой форме .

Известно устройство для контроля 10 качества работы 1 -разрядного

АЦП, содержащее (n+m)-разрядные счетчики и эталонный цифроаналоговый преобразователь, ключи, входы управления которых подключены к ши- 1 не "Конец преобразования",,А -разрядный ЦИ1, вычитающий усилитель, входы которого подключены к выходам (n+m)- и 11 -разрядных цифроаналоговых преобразователей, и регистрирующее устройство осциллоскоп (1).

Недостатком данного устройства является низкая точность оценки качест- ва AUII.

Наиболее близким по технической сущности является устройство для измерения погрешности аналого-цифрового греобразователя, содержащее генератор тактовых импульсов, выход которого соединен с первым входом З0 блока управления, второй вход кото- рого соединен с шиной "Пуск", первый выход — с первыми входами (n+m)разрядного счетчика, регистра, блока . регистрации, второй выход — с первой З5 выходной шиной устройства, вторая выходная шина которого соединена с выходом (n+m) †разрядно цифроаналогового преобразователя, а входная шина — с первым входом первого арифме- 40 тического блока, второй вход которого соединен с -выходами разрядов, кроме старшего разряда, (n+m)-разряд. ного счетчика и входами (n+m)-разрядного цифроаналогового преобразователя, а выход — с вторым входом рединен с четвертым выходом блока управления, третьи входИ которого соединены с входами цифроаналогового преобразователя. гистра, выход которого соединен с первым входом второго арифметического блока, выход которого соединен с первым входом блока логической обработки, выход которого соединен с вторым входом блока регистрации 321

Недостатком известного устройства является ограниченная область его применения.

Цель изобретения — расширение функфункциональных возможностей путем обеспечения измерения динамической погрешности и ее составляющих.

Поставленная цель достигается тем, что в устройство для измерения погрешности аналого-цифрового преобразователя, содержащее генератор тактовых импульсов, выход которого соединен с первым входом блока управления, второй вход которого соединен с шиной "Пуск", первый выход — с первыми входами (n+m)-разрядного счетчика, регистра, блока ре— гистрации, второй выход — с первой выходной шиной устройства, вторая выходная шина которого соединена с выходом (и+тп)-разрядного цифроаналогового преобразователя, а входная шина — с первым входом первого арифметического блока, второй вход которого соединен с выходами разрядов, кроме старшего разряда (n+m) ðàçðÿäного счетчика и входами (n+m)-разряд ного цифроаналогового преобразователя, а выход — с вторым входом регистра, выход которого соединен с первым входом второго арифметического блока, выход которого соединен с первым входом блока логической обработки, выход которого соединен с вторым входом блока регистрации, введены блок памяти, блок определения кодового перехдда, элемент И, блок элементов И, элемент ИЛИ, элемент запрета, элемент равнозначнос ти, два триггера, первый вход перво1115219

Устройство содержит П -разрядный измеряемый аналого-цифровой преобразователь (ЛЦП l 1, эталонный (n+m) — 45 разрядный цифроаналоговый преобразов ател ь (ЦЛП ) 2, шину знакового р азряда 3, (n+m)-разрядный счетчик 4, первый триггер 5, тактовый генератор 6, арифметические блоки 7 и 8, 50 регистр 9, блоки логической обработки 10 и управления 11, второй триггер 12, логический элемент 13 запрета, элементы И 14, ИЛИ 15, элемент 16 равнозначности, блок 17 эле- SS ментов И, блоки определения кодового перехода 18, памяти 19, регистрации 20, шину 21 сброса,,первую.го из которых соединен с первым выходом блока управления, второй вход с третьим выходом блока управления, а выход — с вторым входом (n+m)-разрядного счетчика и первым входом элемента И, второй вход которого соединен с выходом второго триггера и инверсным входом элемента запрета, а выход — с первым входом элемента

ИЛИ, второй вход которого соединен 1р с выходом элемента запрета, а выход — с вторым входом первого арифметического блока, входом старшего разряда (n+m)-разрядного цифроаналогового преобразователя и первым входом элемента равнозначности, второй вход которого соединен с вшходом старшего разряда (n+m) †ðàçðÿäного счетчика, первым входом второго триггера и прямым входом элемента запрета, а выход — с первыми входами блока элементов И, вторые входы которого соединены с входной шиной устройства, а ныход — с первым входом блока определения кодового перехода, второй вход которого соединен с вторым входом второго триггера и с первым выходом блока управления, а выход — с третьим входом регистра, при этом первый вход блока памяти соединен с ныхо— дом регистра, второй вход — с первым выходом блока управления, а выход — с вторым входом второго арифметического блока, причем второй вход блока логической обработки соеди35 нен с четвертым выходом блока управления, третьи входы которого соединены с входами цифроаналогового преобразователя.

На чертеже приведена структурная . схема предлагаемого устройства. выходную шину 22, шину 23 пуска,вт,рую выходную шину 24, входную шину "5, шины 26-28 измеряемого аналого-цифрового преобразователя.

Входы эталонного ПАП 2 соединлп с выходами счетчика 4, объединенными с вторыми входами первого арифметического блока 7, а шина 3 знакового разряда соединена через элемент

ИЛИ 15 с выходами элемента И 14 и элемента 13 запрета. Старший разряд .счетчика 4 соединен с первым входом триггера 12, с прямым входом элемента 13 запрета и с одним входом элемента 16 равнозначности, инверсный вход элемента 13 запрета и второй вход элемента И 14 подключены к прямому выходу триггера 12, а первый вход элемента И 14 и второй вход счетчика 4 — к выходу триггера 5, второй вход которого соединен с третьим выходом блока !l управления и с выходом генератора 6. Выходы ЛЦП 1подключены к выходной шине 25. Первые входы блока элементов 17 объединены и соединены с выходом элемента !6 равнозначности, первый вход которого подключен к шине 3 знакового разряда. Выходы первого арифметического блока 7 соединены через регистр 9 с первыми входами блока 19 памяти и с первыми входами второго арифметического блока 8, вторые входы которого подключены к выходам блока 19 памяти, а выходы второго арифметического блока S соединены через блок 10 логической обработки с блоком 20 регистрации. Третий вход регистра 9 подключен к выходу блока 18 определения кодового пере— хода, входы которого соединены с выходами и элементов блока !7 элементов И.

Выходные шины блока I I управления подключены к соответствукнцим шинам 21 сброса, к первой выходной шине 22 синхронизации блоков устрой- ства. Блок ll управления запускается по шине 23 пуска. Выходы счетчика 4 соединены с третьими входами блока !1 управления, а второй вход блока 10 логической обработки соединен через блок 11 управления с выходом ю-ro разряда счетчика 4. Перед началом измерения погрешностей шины 26-28 анапого-цифрового преобразователя 1 соединяются соответ1115219

Измерение погрешности АЦП 1 выполняет ся з а четыре цикла. В первом и втором измеряется статическая погрешность при поступлении с выхода

ЦАП 2 на вход АЦП 1 линейно нарастающего и линейно убывающего напряжений ступенчатой формы. В первом цикле на выходе .элемента ИЛИ 15 и на выходе старшего разряда счетчика 4 существуют логические уровни, равные "0", ввиду чего на выходе элемента 16 "равнозначность"

50 ственно с шинами 25, 24 и 22 устройства а.

Устройство работает следующим образом.

По сигналу "Сброс" по шине 21 5 сброса на выходах счетчика 4 устанавливается нулевой код, выходное напряжение эталонного ЦАП 2 устанав. ливается равным г!ею, триггеры 5 и 12,регистр 9, блок 19 памяти, блок 20 ре гистрации, блок 18 определения кодового перехода обнуляют.ся и на выходе элемента ИЛИ 15 и шине 3 знакового разряда устанавливаются уровни логического "0", на обоих входах. элемента 16 равнозначности логические уровни равны ".0", .,с его выхода на первые входы блока элементов И 17 поступает уровень логической "1 . По сигналу "Пуск 20 на шине 23 тактовые импульсы с ге,нератора 6 поступают через блок 11 управления на второй вход тригге.— ра 5 и на шину 22. Триггер 5 вырабатывает импульсную последователь25 ность со скважностью, равной двум, частота которой определяет частоту смены кода в счетчике 4.

ЦАП 2 вырабатывает испытательное напряжение для АЦП 1 в соответствии 30 с кодом счетчика 4 и логическим уровнем на шине 3 знакового разряда. АЦП 1 преобразует выходное напряжение ЦАП 2 в код, причем час— тота преобразования равна частоте генератора 6, при этом при преобразовании АЦП 1 нулевого выходного напряжения ЦАП 2 в регистре,9 со— храняется нулевой код, если смещение передаточной характеристики 40

АЦП 1 не превышает эквивалента младшего разряда АЦП 1. Нулевой код с выхода регистра 9 записывается с тактовой частотой в блок 19 памяти до тех пор, пока на выходе АЦП 1 не 45 появится код, отличныи от нулевого.

1 действует уровень логической "1".

Во втором цикле на выходе элемента

ИЛИ 15 и на выходе старшего разряда счетчика 4 действуют логические уровни "1" и на выходе элемента 16 равнозначности сохраняется уровень логической "1".

Сигнал с уровнем логической "1" с выхода элемента 16 равнозначности разрешает прохождение кода АЦП l через и элементов блока 17 элементов И на первые входы блока 18 определения кодового перехода, который вырабатывает сигнал записи выходного кода первого арифметического блока 7 в регистр 9 .только при изменении кода на выходах AUII 1. В первом цикле при монот онном из ме ненни кода счетчика 4 входное напряжение

АЦП 1 изменяется с дискретностью, -tA составляющей 2 часть эквивалента младшего разряда АЦП 1. При достижении напряжением уровня кодо— вого перехода изменяется выходной код АЦП l При передаточной характеристике АЦП 1, близкой к идеальной, изменение кода АЦП 1 (кодовый переход 1 происходит через каждые

21п тактов (частота смены кода) счетчика 4 в два раза меньше частоты генератора 6;

Первый арифметический блок 7 вырабатывает разность кодов АЦП l и . счетчика 4. При этом разность кодов изменяется как за счет изменения кода счетчика, так и за счет изменения кода АЦП 1. Изменение кода разнос ти, происходящее при отсутствии кодового перехода в АЦП I, не записывается в регистр 9, поскольку блок )8 определения кодового перехода не вырабатывает в этом случае сигнала записи кода разности в регистр 9. Разность кодов АЦП 1 и счетчика 4, полученная при наличии кодового перехода, записывается в блок 19 памяти с тактовой частотой до появления кодового перехода. Так как блок 19 памяти имеет последовательную выборку,.то только на первых входах второго арифметического блока 8, соединенных с выходами регистра 9, существуют коды, не равные нулевым.

Коды, записанные в блок 19 памяти, представляют полную статическую погрешность АЦП 1 при нарастающем входном сигнале в первом цикле.

Полная статическая погрешность, а

11152!9

После поступления с триггера 5

2!" — ro импульса в старшем разряде счетчика 4 устанавливается уро— вень логического "0". Поскольку на первом входе синхронизации триггера 12 логический уровень изменяет- ся с "1" на "0", то триггер 12 переходит в единичное состояние и на инверсном входе элемента 13 запре— та, а также на второй входе элемента И 14 устанавливается логический уровень "1". Ввиду этого на выходе элемента 13 запрета появляется логический уровень "0", а так как первый вход элемента И 14 соединен с выходом триггера 5, то на выхо. де элемента ИЛИ 15 и следовательно

55 также ее составляющие, список которых определяется функциональным составом блока 10 логической o6pa— ботки, регистрируются в блоке 20.

Работа блока 10 логической обработ- 5 ки регистрируется в блоке 20 и,синхронизируется блоком 1! управления, при этом сигнал, прошедший с выхода п7-го. разряда счетчика 4 через блок 11 управления на блок 10 логической 10 обработки, позволяет измерить статическую погрешность для всех точек передаточной характеристики измеряемого АЦП 1. о т -«!

После прохождения 2 -го !5 ! о т - импульса на вход счетчика 4 в старшем разряде последнего устанавливается уровень логической "1". При этом триггер 12 сохраняет исходное состояние, на инверсном входе элемента 13 20 запрета сохраняется нулевой логический уровень, а на его прямом вхоI l 11 де действует уровень логическои 1 что приводит к изменению уровня с

"0" на "1" на выходе элемента ИЛИ 15.25

На обоих входах и следовательно на выходе элемента 16 равнозначности

11 tt действуют логические уровни 1 . С этого времени начинается второй цикл, в течение которого эталонный ЦАП 2 вырабатывает линейно убывающее напряжение ступенчатой формы. При воз— никновении кодовых переходов в

АЦП разность кодов АЦП 1 и счетчика 4 проходит в регистр 9 и записывается в блок 19 памяти -как полная статическая погрешность АЦП 1, преобразующего отрицательное напряжение.

В блоке 20 регистрации фиксируются дополнительно и составляющие стати- 40 ческой погрешности. на шине 3 знакового разряда и на первом входе элемента 16 равнозначности действует последовательность нлн tl! tt

Последовательность из "Ot и "1" существует в течение третьего и четвертого циклов, пока триггер 12 не возвратится в нулевое состояние при повторном переходе логического уровня с 1 t Hà "01 в старшем разряде счетчика 4 после завершения четвертого цикла. Эталонный ЦАП 2 вырабаты вает в третьем и четвертом циклах линейно изменяющееся во времени знакопеременное напряжение, которое преобразуется в код измеряемым ЛЦП 1.

В третьем цикле в старшем разряде счетчика 4 действует логический уровень "0" и поэтому на выходе элемента 16 "равнозначность" логический уровень "I" существует в те интервалы времени, когда на шине 3 знакового разряда действует уровень

"0" и ЦАП 2 вырабатывает положительное напряжение. Ввиду этого с выхода AIIII I преобразующего напряжение обеих полярностей, на первые входы блока 18 определения кодового перехода проходят только коды, соответствующие положительной полярности входного напряжения АЦП I.

При наличии кодового перехода аналогично как в первом и втором циклах, разность кода АЦП I и кода счетчика 4 записывается в регистр 9, блок 19 памяти поступает на первые входы второго арифметического блока 8. С началом цикла 3 на вторые входы второго арифметического блока начинают поступать с выходов блока

19 памяти коды, представляющие полную статическую погрешность АЦП 1, измеренную в первом цикле. Во втором арифметическом блоке 8 из полной погрешности АЦП 1, измеренной в третьем цикле,. вычитается полная статическая погрешность, измеренная в первом цикле. Код разности на выходе второго арифметического блока 8 представляет динамическую погрешность измеряемого АЦП 1. Полная динамическая погрешность и ее составлякицие, вычисленные в блоке 10 логической обработки, фиксируются в блоке 20 регистрации. (H+ht <)»

После прохождения серии из 2 импульсов с выхода триггера 5 начинается четвертый цикл, в течение ко!

Е1!5219 торого в старшем разряде счетчика 4 действует логический уровень " 1".

Поскольку в начале четвертого цикла логический уровень на входе синхронизации триггера 12 изменяется с

"0" на "1", триггер 12 сохраняет единичное состояние. Так как.на втором входе элемента !6 равнозначности, соединеннОм со старшим разрядом счегчика 4, действует уровень "1", то на выходе элемента 16 равнозначности уровень "1" существует только тогда, когда,а выхода элемента

ИЛИ 15 поступает сигнал с логическим уровнем "1". Измеряемый АЦП 1 в четвертом цикле, как и в третьем, преобразует в код напряжение обеих полярностей, но на первые входы блока 18 определения кодового перехода поступают только коды, соответствующие отрицательному напряжению. В четвертом цикле так же, как в третьем цикле, определяется динамическая погрешность и ее составляющие..После окончания четвертого цикла в блоке 20 регистрации содер— жатся результату измерения полной статической, полной динамической погрешности и их составляющих, определенных для всего диапазона АЦП 1.

Таким образом, предлагаемое устройство имеет в сравнении с известными более широкие функциональные возможности, так как оно измеряет как статическую, так и динамическую погрешность и их составляющие.

ВНИИПИ Заказ 6791/44

Тираж 861 Подписное

Филиал ППП "Патент, r. Ужгород, ул. Проектная, 4