Цифровой функциональный преобразователь

 

ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ , содержащий регистр, схему сравнения, блок памяти и первый арифметический блок, состоящий из регистра, коммутатора и сумматоравычитателя , выход которого соединен с информационным входом регистра первого арифметического блока, отличающийся тем, что, с целью расширения класса решаемых задач за счет возможности дополнительного вычисления прямых и обратных гиперболических функций, в него введены счетчик, элемент И, триггер, одноразрядный коммутатор и второй арифметический блок, причем вход установки начального адреса преобразователя соединен с установочным входом счетчика, выхой которого соединен с адресным входом блока памяти, вход установки преобразователя соединен с входами установки в ноль счетчика, триггера и регистра, выход которого соединен с первым входом схемы сравнения , выход которой соединен с первым информационным входом одноразрядного коммутатора, выход и управляющий вход которого соединены соответственно с информационным входом триггера и первым входом задания режима преобразователя, подключенного к первому входу элемента И, второй вход которого соединен с тактовым входом преобразователя, счетным входом счетчика и тактовым входом триггера , выход элемента И соединен с тактовым входом регистра, установочный вход которого и второй вход схемы сравнения соединены соответственно с первым и вторым входами начальной установки преобразователя, причем в первом арифметическом блоке вход установки и вьгкод регистра соединены сооветственно с .третьим входом начальной установки преобразователя и первым информационньгм -входом сумма тора-вычитателя, второй информационный вход которого соединен с кА выходом блока памяти, тактовый вход регистра первого арифметического CD блока соединен с выходом коммутатора, управляющий вход,первый и второй информационные входы которого соедиCD нены соответственно с первым входом задания режима преобразователя, тактовым входом преобразователя и выходом триггера, подключенным к управляющему входу сумматора-вычитателя первого арифметического блока, разрядный выход и выход знака которого соединены соответственно с выходом преобразователя и вторым информационным входом одноразрядного коммутатора, второй арифметический блок содержит регистр, четыре-сдви

СОЮЗ СОВЕТСНИХ

NUtN

РЕСПУБЛИН зю С 06 F 7/548

»»

"»

ОПИСАНИЕ ИЗОБРЕТЕНИЯ, Н ABTQPCHOMY СВИДЕТЕЛЬСТБУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРНТИЙ (21) 3590833/18-24 (22) 06.05.83 (46) 15. 10.84. Бюл. Ф 38 (72) Г.Е,Пухов, А.И.Стасюк, Ф.Е.Лисник и A.H,Ãóçåíêî (7 1) Киевский ордена Трудового Красного Знамени институт инженеров гражданской авиации (53) 681,325(088,8) (56) 1. Авторское свидетельство СССР

В 983709, кл. С, 06 F 7/548, 1981.

2. Авторское свидетельство СССР

Р 955082, кл. 6 06 F 7/548, 1980 (прототип).

/ (54) (57) ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий регистр, схему сравнения, блок памяти и первый арифметический блок, состоящий из регистра, коммутатора и сумматоравычитателя, выход которого соединен с информационным входом регистра первого арифметического блока, о т— л и ч а ю шийся тем, что, с целью расширения класса решаемых задач за счет возможности дополнительного вычисления прямых и обратных гиперболических функций, н него введены счетчик, элемент И, триггер, одноразрядный коммутатор и второй арифметический блок, причем вход установки начального адреса преобразователя соединен с установочным входом счетчика, выход которого соединен с адресным входом блока памяти, вход установки преобразователя соедийен с входами установки в ноль счетчика, триггера и регистра, выход которого соединен с первым входом схемы сравнения, выход которой соединен с пер„SU„„119009 А вым информационным входом одноразрядного коммутатора, выход и управляющий вход которого соединены соответственно с информационным входом триггера и первым входом задания режима преобразователя, подключенного к первому входу элемента И, второй вход которого соедииеH с тактовым входом преобразователя, счетным входом счетчика и тактовым входом триггера, выход элемента И соединен с тактовым входом регистра, установочный вход которого и второй вход схемы сравнения соединены соответственно с первым и вторым входами начальной установки преобразователя, причем в первом арифметическом блоке вход установки и выход регистра соединены сооветственно с,третьим входом начальной установки преобразователя и первым информационным входом сумматора-нычитателя, второй информационный вход которого соединен с выходом блока памяти, тактовый вход регистра первого арифметического блока соединен с выходом коммутатора, управляющий вход, первый и второй информационные входы которого соединены соответственно с первым входом задания режима преобразователя, тактовым входом преобразователя и выходом триггера, подключенным к управляющему входу сумматора-вычитателя первого арифметического блока, разрядный выход и выход знака которого соединены соответственно с выхо» дом преобразователя и вторым информационным входом одноразрядного коммутатора, второй арифметический блок содержит регистр, четыре сдни1119 109 гателя, два сумматора по модулю два, два сумматора-вычитателя и блок деления, выход которого соединен с выходом преобразователя, информационным входом регистра преобразователя и информационным входом регистра второго арифметического блока, установочный и тактовый входы которого соедийены соответственно с первым входом начальной установки и тактовым входом преобразователя, выходы первого и второго сдвигателей соединены соответственно с первым и вторым информационными входами первого сумматора-вьиитателя, выход которого соединен с первым входом блока деления, второй вход которого соединен с выходом второго сумматора-вычитателя, первый и второй информационные входы которого соединены с выходами соответственно третьего и четвертого сдвигателей, тактовые входы сдвигателей соединены с тактовым входом преобразователя, второй вход задания режима преобразователя соединен с первыми управляющими входами первого

Изобретение относится к области вычислительной техники и может быть применено в качестве спецпроцессора в комплексе с ЦВМ для оперативного вычисления прямых и обратных тригонометрических и гиперболических функций.

Известно устройство, содержащее сумматор-вьиитатель, два суммирующих 10 счетчика, группы элементов И, элементы ИЛИ и реверсивный счетчик, причем выходы первого суммирующего счетчика соединены с управляющими входами элементов И второй группы, выходы 15 которых соединены с входами второго элемента ИЛИ, выход которого соединен с вторым входом сумматора-вычитателя, а вход первого суммирующего счетчика соединен с входом устрой- 20 ства и первым входом сумматора-вьиитателя 31 ).

Недостатком известного устройства являются ограниченные функциональные воэможности: в устройстве не вычис- 25 и четвертого сдвигателей и первыми входами первого и второго сумматоров по модулю два, вторые входы которых соединены с выходом триггера, третий вход задания режима преобразователя соединен с вторыми управляющими входами первого и четвертого сдвигателей, информационные входы второго и четвертого сдвигателей соединены с выходом регистра второго арифметического блока, вход обнуления которого соединен с входом установки преобразователя и входами установки в ноль сдвигателей и сумматоров по модулю два, четвертый и пятый входы задания режима преобразователя соединены соответственно с первыми и вторыми управляющими входами второго и третьего сдвигателей, информационные входы которых соединены с входом логической единицы преобразователя, выходы сумматоров по модулю два подключены к управляющим входам соответствующих сумматоров-вычитателей второ ro арифметического блока.

2 ляются тригонометрические и гиперболические функции.

Наиболее близким к данному является цифровой функциональный преобразователь, содержащий блок управления, регистр, схему сравнения, блок памяти и арифметический блок, содержащий четыре регистра, коммутатор, блок умножения и сумматор-вычитатель, вход которого соединен с выходом блока умножения, входы которого соединены с выходами коммутатора и пер- вого и второго регистров, тактовые входы которых соединены с первым выходом блока управления и тактовым входом третьего регистра, выход сумматора-вьиитателя соединен с входами первого, четвертого регистров и первым входом схемы сравнения, второй вход которой соединен с входом преобразователя, второй выход блока управления соединен с управляющим входом коммутатора и сумматора-вычитателя и тактовыми входами третьего и четвертого регистров арифметическо1119 з

ro блока, выход регистра преобразователя через блок памяти соединен с информационным входом коммутатора, входы блока управления соединены с выходами сумматора-вычитателя и третьего регистра 523.

Недостатком известного преобразователя является невозможность вычисления прямых и обратных гиперболических функций.

15

Цель изобретения — расширение класса решаемых задач эа счет возможности дополнительного вычисления прямых и обратных гиперболических функций.

Поставленная цель достигается тем, что н цифровой функциональный преобразователь, содержащий регистр, схему сравнения, блок памяти и первый арифметический блок, состоящий из регистра, коммутатора и сумматора-нычитателя, выход которого соединен с информационным входом регистра первого арифметического блока, дополнительно введены счетчик, элемент И, триггер, одноразрядный коммутатор и второй арифметический блок, причем вход установки начального адреса преобразователя соединен с установочным входом счетчика, выход которого соединен с адресным входом блока памяти, вход установки преобразователя соединен с входами установки в ноль счетчика, триггера и регистра, выход которого соединен с первым входом схемы сравнения, выход которой соединен с первым информационным входом одноразрядного коммутатора, выход и управляющий вход которого соединены соответственно с информационным входом триггера и первым входом задания режима преобразователя, подключенного к первому входу элемен та И, второй вход которого соединен с тактовым входом преобразователя, счетным входом счетчика и тактовым входом триггера, выход элемента И соединен с тактовым входом регистра, установочный вход которого и второй вход схемы сравнения соединены соответственно с первым и вторым входами начальной установки преобразователя, причем н IIEpBQM арифметическом блоке вход установки и выход регистра соединены соотнетственно с третьим 55 входом начальной установки преобразователя и первым информационным входом сумматора-вычитателя, второй

009 4 информационный вход которого соединЕн с выходом блока памяти, тактовый вход регистра первого арифметическо" . го блока соединен с выходом коммута тора, управляющий вход, первый и второй информационные входы которого соединены соответственно с первым входом задания режима преобразова- . теля., тактовым входом преобразователя и выходом триггера, подключенным к управляющему входу сумматора-вычитателя первого арифметического блока, разрядный выход и выход знака которого соединены соответственно с

ыходом преобразователя и вторым. нформационным входом однора.зрядноо коммутатора, второй арифметичесий блок содержит регистр, четыре сднигателя, дна сумматора по модулю два, два сумматора-нычитателя и блок деления, выход которого соединен с выходом преобразователя, информационным входом регистра преобразователя и информационным входом регистра второго арифметического блока, установочный и тактовый входы которого соединены соответственно с первым входом начальной установки и тактовым входом преобразователя, выходы первого и второго сдвигателей соединены соответственно с первым и вторым информационными Входами первого сумматора-нычитателя, выход которого соединен с первым входом блока деления, второй вход которого соединен с выходом второго сумматора-нычитателя, первый.и второй информационные нходы которого соединены с выходами соответственно третьего и четвертого сдвигателей, тактовые входы сдвигателей соединены с тактовым входом преобразователя, второй вход задания режима преобразователя соединен с первыми управляющими входами первого и четвертого сдвигателей и первыми входами перного и второго сумматоров по модулю дна, вторые входы которых соединены с выходом триггера, третий вход задания режима преобразователя соединен с вторыми управляющими входами первого и четвертого сднигателей, информационные входы второго и четвертого сдвигателей соединены с выходом регистра второго арифметического блока, нход обнуления которого соединен с входом установки преобразователя и входами установки в ноль сдRHI ателей и сумматоров по модулю дна, четвер1119009

Обратная функция с(= arctic z (5) определяется как

Ы- ЕС13 М() 1) Е при о. !,. о

f = при

-1 Ч,(0

1 -,=ч„, (1-1) (1-1) 2

+(J = (i-1) (i 1

1а Е 2

i =<,2,„,, и . (9) с((1 1) 30 (12)

d(1 1)<0 (14) о(=с .с сИ х определяется как,) Е(1) В1 при, (М

О с, =-1 (11 при Е

-1 х. (0

1 (17) (18) тый и пятый входы задания режима преобразователя соединены соответственно с первыми и вторыми управляющими входами второго и третьего сдвигателей, информационные входы которых 5 соединены с входом логической единицы преобразователя, выходы сумматоров по модулю два соединены с управляющими входами соответствующих сумматоров-вычитателей второго арифмети- )0 ческого блока.

На фиг. 1 представлена блок-схема преобразователя, на фиг. 2 и 3 блок схема первого и второго арифметических блоков. 15

Цифровой функциональный преобразователь содержит арифметические блоки 1 и 2, блок памяти 3, счетчик

4, одноразрядный коммутатор 5, схему сравнения 6, регистр 7, элемент 8, триггер 9, входы начальной установки 10-13, выходы 14, 15, тактовый вход 16, входы задания режима 17—

21, вход установки 22.

Первый арифметический блок (фиг.2) 2 содержит сумматор-вычитатель 23, регистр 24, коммутатор 25, входы 2629.

Второй арифметический блок (фиг.3) содержит сумматоры-вычитатели 30 и 30

3 1 блок деления 32, регистр 33, сумматоры по модулю два 34 и 35, сдвигатели 36-39, входы 40-47.

Преобразователь реализует за 12 тактов вычисление следуюшИх функцио- З5 нальных зависимостей у = 4ga(-агсФ У, х = с(, с =а!-с 1 х, у =

= сФ с(, с(=агctb у, х = c4) а, с =

= arctic x.

В основу построения устройства 40 положены следующие выражения.

Вычисление функции

Ъ=1 сс, 0<+ с

Реализуется по выражению y = л- ., + 45

11

+Ы; „),представленному как (1+1) 0 (11 " "" (з)

Е (1+1)

В

-1 при d. (0 1+1 „() (! 1) !Л,(1) где V )=а. 21 = 1, а(">= — у = я с!. 1 с(.

Вычисление фцнкции х = 6 h d, 0<с(< 2>rcth2 реализуется по выражению х) =4 (у„„+ВЫ., ), представпенному как (!1 l (!-1) (i) -(i+1))((1-1) (;) (!л1)1-1 (! — )(Х = Х +Е 2 Ц1+ Е 2 1 (111 с(, -Е йЫ = ) 2 (s9) где ас(, = й"И1 2 с((1) < х о = Ц, )с((1)

Обратная функция х-хс=х

1Э

Xi х +е (! 1) (! ) 2 (1 л 1)

I-11 pi i1 2-(1л11 ю

1, 2,...,с!.

Вычисление функции у = с д. а

0 C d,6 вЂ, реализуется по выражению

1119009 у; = ctg(e(„+ dd.,), записанному как,! !=(!!!-"!р!-е! ll! с" м""), <г0! х — х =х,, х — Е ) х(1= (36) х) т (1- !1 !+-1 (i) х 2 +е х (! !Е(!) 2!+1 (1Ф1) о при, „),, (2)) (О ((+1) ((!) (! 1)((!-<) . 1 2 () 1О ч (" =си-с1 2,о(1 =

15 (23) ()(,= arcc4g у определяется как

tl, (- ) () (24) определяется как (1) 1 у(>0 1 (11 1 при ., f = при (.), 2 у.с0 0

Е(! 11 (! 1!

У уо у

= у1 (26) 2 Е ,„(() у

g (() (i- l) (27) 30

+К(1) х

), (ЗО) 40

1,(, 0 (!.!- (1 (!)»l! . (з ) где аК;=мгсс ?, х = с1Ъ do(„

Ео= 1.

Обратная функция (33) SO

c(,=clrcct% х (34) 1 E()=1 при ., (35 1 о

У где у = с Х, =с(,, Е = 1.

Обратная функция

Вычисление функции (d 2k реализуется

x ° = c<)(d „+ Лс(; „ ! му как (i-1 ) „! 4-1

x(= (х 2

II (Х (! — ll (!) 2 (!+!

+ вычисляется как

„«Z СЗ„

i-1." =1 (!) ) 1 Х ° ) 0 !1)

- (х,(0 (! х = с(сС, 0 по выражению

), записанно35

1, 2, (37) Работа преобразователя происходит следующим образом.

Дпя вычисления прямых функций на вход 17 подается нулевой сигнал, для вычисления любой из функций

= 1 .о(, х =Ф Ьс, у = ci-+, х = с1 о( соответственно на входы 18-21 подается единичный сигнал . Когда реализуется вычисление обратных функций, то на вход 17 подается единичный си( нал и при вычислении одной из функ- . ций о =ы-с1д у, о(. = a!-c4h х, = cIrс у, !!(=are%% x на входы 1821 подается .единичньп сигнал . Режим вычисления у = 1 . На входы 17-21 подается нулевой сигнал, а на вход ,l8 — единичный. Благодаря этому второй вход одноразрядного коммутатора

5 соединяется с выходом, вход 29 соединяется с выходом в коммутаторе

25 первого арифметического блока 1, а второй арифметический блок 2 настраивается на выполнение выражения (2), при этом сдвигатели 36 — 39 реализуют следующие операции: 36 трансформацию информации без изменения, 37 в каждом -м такте операцию 2, сдвигатель 38 выдает на выход единичный сигнал "1", сдвигатель 39 реализует сдвиг входной информации в каждом i -м такте на величину 2, а первый 34 и второй 35 сумматоры по модулю два настраивают сумматоры-вычитатели 30 и 3 1 на сло— жение и вычитание соответственно.

Далее в счетчик 4 заносится первый адрес, по которому из блока памяти

3 считывается +, которое поступает на вход первого арифметического блока 1, на другой вход которого пода0 ется исходное значение d. с последующей записью в регистр 24. E)a вход 12 подается у0, которое записывается в регистр 33. После этого в схеме протекает переходной процесс, по окончании которого на выходе знакового разряда выхода 14 по выражению (2) образуется значение поступающее на вход триггера 9, а на выходе 15 образуется первое приближенное значение у" по выражению (2), 9 1119 (2) . На тактовый вход 1б подается импульс, по переднему фронту которого в триггер 9 записывается !, поступающее с его выхода на управляющие входы 28 и 40 первого 1 и второго 2 арифметических блоков. Кроме того, в регистр 24 из выхода 14 записывается значение с(! вь>численное по выражению (4), а в счетчик 4 добавля" ется единица, благодаря чему из бло- 10 ка памяти 3 по очередному адресу считывается следующее значение 4

Кроме того, вычисляемое значение у(записывается в регистр 33 этого же блока. На этом заканчивается пер- t5 вый такт работы, после чего в схеме снова протекает переходной процесс, Аналогично на каждом i -м такте на тактовый вход 16 подается очередной импульс, по переднему фронту которо- 20

ro значение E! t, вычисленное в первом арифметическом блоке 1 по выражениям (3), (4), запись>вается в триггер 9, значение у 1, вычисленное во втором арифметическом блоке 2, 25 записывается в регистр 33 этого же блока, значение с < "!, вычисленное по выражению (4) в первом арифметическом блоке 1, записывается в регистр 24 этого же блока, а в счетчик 0

4 добавляется очередная единица, благодаря чему новое значение +>! из блока памяти 3 поступает на вход первого арифметического блока

После реализации !> тактов на выходе

15 преобразователя образуется по вы- 35 ражению (2) искомое значение у.

Режим вычисления х = 11>о . На входы 17, 18, 20, 21 подается нулевой сигнал, на вход 19 — единичный сигнал, на входы 11 и 12 подаются ис40 ходные значения (и запись>наются соответственно в регистры 24, 33 первого 1 и второго 2 арифметических блоков) d, и х. Благодаря этому в пер45 вом арифметическом блоке моделируются выражения (12), (13), а во втором — выражение (11). Вычислительный процесс реализуется аналогично.

Режим вычисления у = et(.d. Ha входы 17, 18, 19, ?1 подается нулевой сигнал, а на вход 20 — единичный.

Первый 1 и второй 2 арифметические блоки реализуют выражения (21), (22) 55 и (20) соответст»енно. На входы 11 и 12 подаются (и запись>ваются в регистры 24, 33) значения с(и у. Вы009 !

О числительный процесс реализуется аналогично вычислению функции у Фр .

Режим вычисления х = с 1>Ы На входы 17-21 подаются соответственно нулевые и единичный сигналы. На входы

11 и 12 подаются (и записываются в регистры 24, 33) значения »(и х. Первый 1 и второй 2 арифметические блоки реализуют выражения (3 1), (32) и (30) соответственно. Вычислительный процесс реализуется аналогично.

Вычисление функции d.=с>гс1 у.

На вход 17 подается еди!>ичнь>й сигнал, благодаря которому вход ?8 соединяется с выходом коммутатора 25. Подается разрешение на элемент И 8 и управляющие входы 28 и 40 подключаются через триггер 9, выход и первый вход одноразрядного коммутатора 5 к выходу схемы сравнения б. В счетчик 4 через вход 10 заносится адрес о первого значения >>, на вход 11 поцается ноль, на вход 12 подается и записывается в регистр 7 уо, а на вход 13 подается и хранится в течение всего цикла работы исходное значение у. После этого в схеме протекает переходной процесс. В первом

1 и втором 2 арифметических блоках соответственно моделируется выражения (6) и (9), а в схеме сравнения б — выражения (7), (8) . После окон-> чания переходного процесса на выходе второго арифметического блока 2 образуется по выражению (9) значение у !" на выходе схемы сравнения 6 по выражению (7) значение

После этого на тактовый вход 16 подается импульс, по переднему фронту которого значение у> записывается в регистр 7, значение Е>"! записывается в триггер 9, а по заднему фронту значение М!О! с выхода блока памяти записывается в регистр 24 ° На этом заканчивается первый такт работы, после чего в устройстве снова протекает переходной процесс. После реализации 12 тактов на первом выходе 14 по выражению (6) образуется искомое значение с .

Pежим вычисления о(=мгс 1> х. На входы 17, 19 и 18, 20, 21 подаются единичные и нулевь>е сигналы. На входы 1 — 13 подаются соответственно

"0", "хо" и "х". Первый 1 и второй

2 арифметические блоки реализуют выражения (15) и (18), а схема сравll 11 нения 6 — соответственно (16), (17), Далее вычислительный процесс реализуется аналогично вычислению функции

М агtj. у.

Режим вычисления о(=мгс11 у. На входы 17, 20 и 18, 19, 21 подаются единичные и нулевые сигналы. На входы 11-13 — соответственно "0", "у ", и "у". Первый 1 и второй 2 арифметические блоки реализуют выражения (24) и (27). Схема сравнения 6 реализует выражения (25 и 26). Вычислительный процесс осуществляется аналогично.

Режим вычисления о =arccth х. Единичные и нулевые сигналы подаются на входы 17, 21 и 18, 19, 20 соответственно. На входы 11-13 подаются значениФ "0", "хо" и "х". Первый 1 и второй 2 арифметические блоки настраиваются на моделирование выра19009 l2 жений (34) (37), а в схеме сравнения б реализуются зависимости (35, 36) .

Вычислительный процесс осуществляется аналогично.

Длительность каждого такта в предлагаемом устройстве равна времени переходного процесса в схеме. Таким образом, любая из рассмотренных функций может быть вычислена за единицы

10 микросекунд. В преобразователе управление вычислительным процессом состоит в подаче > импульсов на тактовый вход устройства. Это способствует применению устройства в качест1S ве спецпроцессора в составе вычислительных систем для рвали чации вычислений в натуральном масштабе времени, например управления технологическими процессами или динамическими объек2О;тами в режиме их нормального функцио1 нирования. 119009

17 29 p g

Составитель А. Зорин

Редактор О. Колесникова Техред М,Кузьма Корректор М.Леонт1ок

Заказ 7454/36 Тираж 698 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4