Аналого-цифровой квадратор

 

АНАЛОГО-ЦИФРОВОЙ КВАДРАТОР, содержащий компаратор, подключенный первым входом к шине ввода аргумента , вторым входом - к выходу цифроаналогового преобразователя, импульсным выходом - к информационному входу блока коммутации, а прямым и инверсным потенциальными выходами - к первому и второму управляющим входам блока коммутации соответственно , соединенного первым и вторым импульсными выходами с входами .... первого и второго элементов задержки соответственно, причем выход первого элемента задержки подключен к суммирующему входу первого реверсивного счетчика, соединенного выходами разрядов с цифровыми входами цифроаналогового преобразователя и первыми входами элементов И первой группы, подключенных выходами к первым входам элементов ИЛ15 группы, соединенных; вторыми входами с выходами . элементов И второй группы, а выходами - с информационными входами выходного сумматора, начиная с его второго разряда, отличающийс я тем, что, с целью расширения области применения и повышения быстродействия квадратора, в него дополнительно введены второй реверсивный счетчик, дешифратор,нуля и триггер знака, подключенный пулевьм и единичным входами к третьему и четвертому импульсным выходам блока коммутации соответственно, а выходом - к знако вому входу цифроаналогового преобразователя и третьему управляющему (П входу блока коммутации, соединенно- , го четвертым управляющим .входом..с выходом дешифратора нуля, первым потенциальным выходом - с вторыми ВХО дами элементов И .первой группы, а вторым потенциальным выходом - с первыми входами элементов И второй группы, подключенных вторыми входами к выходам разрядов второго реверсивного счетчика, соединенного суммирующим входом с выходом первого элемента задержки, а вычитающим входам с выходом второго элемента задержки и вычитающим входом первого реверсивного счетчика, выходы разрядов которого подключены к входам дешифратора нуля, а псрвьш и второй импульсные выходы блока коммутации соединены с управляющими входами сложения и вычитания выходного су 1матора соответственно , подключенного входом младшего разряда к шине логической единицы .

CCN33 СОВЕТСНИХ

СОЦИАЛИСТИЧ ЕСНИХ

РЕСПУБЛИН

G 06 J 3/00; G 06 G 7/20

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTMA (21) 3561087/24-24 (22) 10. 03. 83 (46) 23. 10.84 Бюл. № 39 (72) B.À.Äoáðbäåíü и И.Д.Пузько (71) Сумский филиал Харьковского ордена Ленина политехнического института им.В.И.Ленина (53) 681.34(088.8) (56) 1. Авторское свидетельство СССР № 365830, кл. Н 03 К 13/17, 1971.

2. Авторское свидетельство СССР № 898447, кл. С 06 G 7/20, G 06 3 3/00, 1980.

3. Введение в кибернетическую технику. Обработка физической информации. Под ред.. Б.Н.Малиновского.

Киев, "Наукова думка", 1979, с. 146 (прототип). (54)(57) АНАЛОГΠ†ЦИФРОВ КВАДРАТОР, содержащий компаратор, подключенный первым входом к шине ввода аргумента, вторым входом — к выходу цифроаналогового преобразователя, импульсным выходом — к информационному входу блока коммутации, а прямым и инверсным потенциальными выходами — к первому и второму управляющим входам блока коммутации соответственно, соединенного первьм и вторым импульсными выходами с входами .:.. первого и второго элементов задержки соответственно, причем выход первого элемента задержки подключен, к суммирующему входу первого реверсивного счетчика, соединенного выходами разрядов с цифровыми входами цифроаналогового преобразователя и первыми входами элементов И первой группьг, подключенных выходами к первым входам элементов ИЛИ группы, соединенных вторыми входами с выходами элементов И второй группы, а выходами — с информационными входами выходного сумматора, начиная с его второго разряда, о т л и ч а ю щ и йс я тем, что, с целью расширения

t области применения и повышения быстродействия квадратора, в него дополнительно введены второй реверсивный счетчик, дешифратор. нуля и триггер знака, подключенный улевьм и единич ным входами к третьему и четвертому импульсньм выходам блока коммутации соответственно, а выходом — к знаковому входу цифроаналогового преоб- ф разователя и третьему управляющему входу блока коммутации, соединенного четвертым управляющим входом,с выходом дешифратора нуля, первьм потенциальным выходом — с вторыми вхо" дами элементов И .первой группы, а вторым потенциальным выходом — с первьми входами элементов И второй

Ваи4 группы, подключенных вторыми входами к выходам разрядов второго реверсивного счетчика, соединенного суммирующим входом с выходом первого элемента задержки, а вычитающим входом— с выходом второго элемента задержки и вычитающим входом первого реверсивного счетчика, выходы разрядов которого подключены к входам дешифратора нуля, а первый и второй импульсные выходы блока коммутации соединены с управляющими входами сложения и вычитания выходного сумматора соответственно, подключенного входом младшего разряда к шине логической единицы.

112037À

Изобретение относится к автоматике и вычислительной технике и может быть использовано в составе специ— ализираванных вычислительных и управляющих устройств и систем. 5

Известен аналого-цифровой квадратор, содержащий генератор импульсов, распределитель импульсов, элементы И и ИЛИ, регистры, сумматор, цифроаналоговый преобразователь и компаратор (1) .

Известен также аналога-циспровой квадратор, содержащий генератор импульсов, делители частоты, распределитель импульсов, генератор линсйна изменяющегося напряжения, нульорган, ключи, элемент ИЛИ и счетчик (2) .

Иедостатком квадраторов является пониженное быстродействие. 20

HB1i6oJIpе близким к изобретению является аналога-цифровой квадратар, соцержащий компаратор, подключенный первым входом к шине ввода аргумента, Вторым входом — к выходу цифроаналогового преобразователя, импульс(ЬЬ(М ВЫХОДОМ вЂ” К ИНфОРМаЦИОННОМУ Входу блока коммутации, а прямым и ин- .. версным потенциальными выходами — к первому и второму управляющим входам 30 блока коммутации соответственно, соединенного первым и Вторым импульсными выходами с входами первого и второго элементов задержки соответственно, причем выход первого элемента задержки подключен K суммируощему вхо ду первого реверсивпого счетчика, соединенного выходами разрядов с цифровыми входами цифроаналогового преобразователя и первыми входами элементов И первой группы, подключепных выходами к первым входам элементов ИЛИ группы, соединенных вторыми входами с выходами элементов И второй групы, а выходами — с ин- «1= ,формационными входами выходногÎ сумматора, начиная с его второго разряда, причем его первый разряд.подклк>чен к первому импульсному выходу блока коммутации и вторым входам элементов И первой группы, а элементы И

Второй группы соединены первыми входами с инверсными выходами разрядов первого реверсивного счетчика, а вторыми входами †. с выходом Втовога элемента задержки, падключе1ьнаго входом к вычитающему входу первого реверсивного счетчика {3j, ::!едоста тком из в е((1(ОГО ус тройстst<>л1(ется О(раничо!!!! <1я Область при— менения из-за невозможности рабаты со знакопере((е!(1(!.(К!è Вход:-.ыми сиг((аJ! ке па (и,(е((н00 Оb(стр(> lе1(с 1 Б((е п1>и уменьшении входного сигнала па абсолют ной величине из-за того, чта в этом слу-(ае !1>op! Бирование нового со» ержимого сумматора и ачи((".ется с пуст я I>ремя задержки импульса элемента-i задержки.

Цель изобретения — расширен (e области применения и по„,-ьш:ен>1е быстродействия квадратора.

Иоставленная цель достигаетc(-. тем, что в аналого-цифровой квадратор„ содержащий кампаратор, подключенный перВым Бхадом к линя зБОда Bplумен— та, Втор(>(м входом — к выходу цифроаналогового прео5разовате 1. импульсным выходом — к -.-(нформа(.,1.101(ному вха6JToKd каммута ци -1 B. иерсным потенциальн(>л",и v(>lao!!-ами — к первому и второму управля!ощим входам блока коммутации соответственно, соедине(«ohio Tipp13LL(и Вторым импульс«ыми Гыходами с входами первого и второго элементов задсрй:ои соответственно, причем выход пер>Лага элсмента задержки подключен ", суммирующему входу .первого реверсивного счетчика, соединенног0 Выходами разрядов с цифровыми Входами ци<фроана«?ОГО ваго преобразователя и первьг<(и Нходами элементов И первой группы, падкл!Очен!Iых БЫХОдями к перве1М Бхадям элементов ИЛИ группы, соециненных

Вторыми входами с (зыходами элементо(з И второй группы, а Выходами с информационными входами выходного сумматора, начиная с ег0 Второго разряда, дополнительно введены зтарай резерсивный счетчик, делифратор ну ля и триггер знака, подключенный нулевым и единичным входами к третьему и чеT(lc.ðòoêó импульсllbM выходам блока коммутации соответственно, а выходом — к знаковому входу цифроаналогового преобразователя .и третьему управляющему входу блока коммутации,, соединенного четвертым управля!ошим входом с выходом дешифратара нуля, первым потенциальным выходам — с вторыми входами элементов И Первой группы, а Вторым потенпиальным выходом — с первыми вхада(1и э(1емеитоВ И Второй группь(под>

1120374

1 !О

То

О

О «О н )о

0 1

0 0

1 О

03 1

О

D5 1 ! ключенных вторыми входами. к выходам разрядов второго реверсивного счетчика, соединенного суммирующим входом с вьг одом первого элемента задержки, а вычитающим входом — с выходом 5 второго элемента задержки и вычитающим входом первого реверсивного счетчика, выходы разрядов которого подключены к входам дешифратора нуля, а первый и второй импульсные выходы 10 блока коммутации соединены с управляющими входами сложения и вычитания выходного сумматора соответственно, подключенного входом младшего разряда к шине логической единицы. 15

На фиг. 1 изображена блок-схема предлагаемого аналого-цифрового квадратора, на фиг.2 и 3 — варианты выполнения функциональных схем блока коммутации и компаратора соот- 20 ветственно.

Аналого-цифровой квадратор (фиг. 1) содержит компаратор 1, цифроаналоговый преобразователь 2, триггер 3 знака, первый и второй реверсивные 25 счетчики 4 и 5, блок 6 коммутации, первый и второй элементы 7 и 8 задержки первую и Вторую группы . и 10 элементов И, группу 11 элементов ИЛИ, выходной сумматор 12, шину 13 логической единицы, шину 14 ввода аргу1 мента и дешифратор 15 нуля (который может быть выполнен на элементе ИЛИ или на элементе И- IE).

Блок коммутации может быть выполнен, например, содержащим элементы ИЛИ 16, НЕ 17 и 18, И 19-21, ключи 22-25 и элемент 26 равнозначности (фиг.2). Компаратор может содержать схему 27 сравнения, пороговую схему 28, элемент НЕ 29, вычитающий узел 30, узел 31, выделения модуля, ключ 32 и генератор 33 импульсов (фиг.3).

Компаратор 1 имеет два аналоговых входа: на первый вход с шины 14 подается аргумент Х,! Щ, а на второй вход — компенсирующий сигнал

Х Я с выхода преобразователя 2, 50

Если входной сигнал больше компенсирующего, то А=О, В=А=1 (где А и В— сигналы на прямом и инверсном потенциальных выходах компаратора 1 ) . На импульсном выходе С компаратора по- 55 следовательность импульсов формируется только в том случае, когда модуль разности h,входного и компенф сирующего напчяже««««««прегышает заданное пороговое =-è,:ачение с 0

Пи.«1поа««алогавьп преобразователь 2 имеет линейную характер««сть«ку, знак его выходного напряжс «ия определяется состоянием выходного сигнала Т триггера (плк с" — при нулевом и "минус" — при единичном).

Вьгход««ь«е сигналы блока 6 являются ««опарно-инверсными, обозначая

Д 1 .Д ф состояния первого, второго, третьего и четвертого импульсных выходов и D5 и D6 состояния перваго и второго потенциальных выходоь состветственно, имеем D1-D2, D3-04, D5-D6 (причем для импульсных вь. . àäîâ это условие выполняетc5" только прп поступлении очередного импульса на информационный вход блока коммутации, если таких импуль- сов нет то D1=D2=D3=D4=0 . Блок 6 предсталяет собой комбгп«ационную схему, определяе.«у«а таблицей состояния "входы-выходы", которая для случая испол зования в качестве дешифратора 15 нуля элемента ИЛ!! (сигнал

««а вь«ходе которого равен H=O, только в там случае, когда код и счетчика 4 отличо:«or нуля) имеет,вид

Устройство работает следуют «м образом.

В исходном сос- î.ÿíèè сумматор 12 и счетчик 4 обнулены, а в счетчике к записано число 2 -1 (где К вЂ” число разрядов счетчика) .

Пусть, для определенности, Х, ®) 0

При этом согласно таблице D5=1 Д6=0, т.е. на вторых входах элементов И гру««пь« 9 присутствует единичный сиг««л. Kor,.:,à вел««ч««на Х, (t) достигает значения с, вырабатывается импульс на B«D :oäå С компаратора, который в этом состоянии устройст1120374 . ва — при нулевом содержимом счетчика 4 — поступает на первый импульсный выход блока 6 независимо от состояния триггера 3. Этот импульс действует в два такта.

Б первом такте он вызывает прибавление к содержимому сумматора удвоенного содержимого счетчика 4

1 (удвоение достигается за счет сдви10 га на один разряд в сторону старших разрядов) и единицы к его младшему разряду, т.е. в сумматоре оказывается записанной единица.

Бо втором такте он добавляет единицу в реверсивные счетчики 4 и 5 (в результате в счетчике 4 записана единица, а в счетчике 5 — нуль).

Кроме того, при 11 =-0 и 31И.) )О формируется импульс на третьем импульсном выходе блока 6, устанавливающий в нуль триггер 3. Увеличение содержимого счетчика 4 на единицу вызывает соответствующее увеличенпе (при Т=О) сигнала Х-(4) на выходе преобразователя 2. Если сигнал

Х 1,Ц продолжает расти, то на импульсном выходе компаратора l формируются импульсы, каждый из которьгх, и — и по порядку, вызывает прибавление к содержимому сумматора 12 числа 2(м) 1 и спустя время задержки элемента 7 увеличение на единицу содержимого счетчика 4 и 5.

После q импульсов с импульсного выхода компаратора 1 в суммато- 35 ре 12 сформировано число

Импульс на входе триггера 3 формпруется только при нулевом содержимом счетчика 4.

Пусть теперь сигнал Х1(Ц начинает уменьшаться, т.е. () О.

При этом D5=0, D6=1 т,е. единич45 ный сигнал присутствует на первых входах элементов И второй группы 10.

Импульс, формируемый теперь на импульсном выходе компаратора 1, поступает на второй импульсный выход блока 6, вызывая вычитание из содержимого сумматора 12 числа 2 („ -1)+1, т.е. удвоенного содержимого реверсивного счетчика 5 и единицы младшего разряда, а также спустя время задержки элемента 8 уменьшая содержимое реверсивных счетчиков 4 и 5 на единицу.

Таким образом, в ре.-".ерсивном счетчике 4 всегда сформиро †:ÿно -шсло пропорциональное сигналу Х, t), а в сумматоре 12 согласно форму:те (1) квадрат этого числа.

Пусть, уменьшаясь, сигнал Х ф становится отрицательным. Заметим,что при

Л =0 триггер 3 остается в нулевом состоянии, нуль записан также в счет-.èêå 4 и в сумматоре 12. Импульс, возникающий на импульсном выходе компаратора 1 при x„(t) c F, поступает на первый и четвертый импульсные выходы блока 6, устанавливая триггер 3 (триггер знака) в единицу, добавляя в сумматор 12.число 2(tl- ) +1, т.е. в данном случае единицу, и увели. чивая на единицу содержимое счетчиков 4 и 5. Б дальнейшем работа квадратора протекает аналогично с учетом того, что прибавление числа )In-<1< 1 к содержимому сумматора 12 осуществляется в там случае, если

Х 1(- ). убывает, а вычитание — когда

М,(1) возрастает.

Обобщая, можно сказать, что содержимое сумматора 12 увеличивается на

2 (n- ) < 1, если знаки Х (t) и Ь Я совпадают, и уменьшается на это же число, если указанные знаки различны. Б счетчике 4 всегда содержится число, пропорционально абсолютной величине входного сигнала устройства, знак сигнала фиксируется триггером 3.

Таким образом, изобретение позволяет получить простое быстродействующее устройство для возведения в квадрат числа — импульсного кода, работоспособное при отрицательном входном сигнале (когда число импульсов на шине входных отрицательных приращений превосходит число импульсов на входной шине положительных прирашений).

Предлагаемый квадратор имеет следующие преимущества.

Расширена область его применения за счет работоспособности как при положительном, так и при отрицательном входных сигналах, т.е. когда число входных импульсов по шине отрицательных приращений превосходит число импульсов по шине положительных приращений — входной сигнал может быть знакопеременньм, R также за счет

1120374

8 расширения простыми средствами динамического диапазона входного сигнала по уровню, поскольку число раз\ рядов сумматора всего на единицу больше числа разрядов счетчика.

Кроме того, достигнуто одинаково высокое быстродействие как при увеличении, так и при уменьшении входного сигнала — симметрия по длительности переходных процессов.

1 1 20374

ВНУШИ Заказ 7745/3, Тираж 698 Поднисиое

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4