Система полунатурного моделирования динамических систем

 

1. СИСТЕМА ППЛУНАТУРНОГО МОДЕЛИРОВАНИЯ ДИИАМИЧ1-;СКИХ СИСТЕМ, содержащая реальный модуль, включающий аналоговьш генератор шума, выход которого подключен к входу динамического стенда и входу исследуемой реальной аппаратуры, кинема- ., тически связанной с динамическим стендом, и реигаюищй блок, первый выход которого-подключен к входу аналогового генератора uiyMa, а второй выход является выходом реального модуля, отличающаяся тем, что, с целью повышения точности моделирования и повышения надежности системы, она дополнительно -содержит генератор пробных воздействий, блок оперативной памяти, блок памяти, блок управления системой, ариЛметичес .кое устройство и группу реальных модулей по числу .моделипуемых подсистем реальной аппаратуры, а каждый реальный модуль содержит первый и второй . аналого-цифровые преобрпаонптели входы которых соединен, соответственно с выходом аналогового генератора шума и выходом исследуемой реальной аппаратуры, а выходы подключены к соответствую 01М входам ре 1а ощего блока , выход каждого pcajTf.Horo модуля подключег к соответствую 11 М И1 форма дипин|-1м входам блока управления систем. г блока опсрат 1Я юй памяти, которого coeди O с перВ1 М информа ,.1м ВХОДОМ ар фметического устройства, и второГг ii(iiopMaЦИО1 Н .Й вход КОТОрОГО ( § соответственно с первь м {формацион 1ым входом Г выходом б. памяти, (Я второй - фОрМПЦ 10ННЫЙ ВХОД КОТОРОГО . подключе к генератора пробс воздействий, а блок управления системой содержит, регистр, элемент И, программ 1Ы1Ч узел, сравнения , четыре счетчика, счетчик тактов , счетчик циклов, счетчик порядка ядер, узел формирования адреса, объединен п ,1е установочные входы регистра , программ(ого узла, счетчика тактов , счетчика IWKJCOB, счетчика порядка ядер и четырех счетчиков являются установочн.1м входом блока управления , разряднь е входы регистра являются информационными входами блока управления системь, а разрядные выходы регистра соеди 1ены соответственнос входами элемента И, выход которого подключен к входу запуска генератора тактовых импульсов, выход которого подключен к тактовому входу программного узла, первые входы первой, второй, третьей и четвертой схем сравнения соответствующими

! (19) (Н) СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

3 @ G 06 G 7/48

ГОСУДАРСТВЕННЫЙ HOMHTET СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТЬЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (? 1) 3492651/24-24 (22) 01. 10.8?. (46) 30. 1О. 84. Бюл. -40 (72) А.Н. Белюнов, К.А.Пупков, It.Â.ËóKüÿíoâà и I ..N.Îâ÷èííèêîâ (71) Московский институт электронного машиностроения (53) 68 1.3 (088.8) (56) 1. Авторское свидетельство СССР

9734734, кл. С 06 С? 7/48, 1976.

2. Авторское cpH÷åòåëüñòâî ГССР

-822218, кл. (i 06 (j 7/48, 1976.

3. Патент СНА !."4081858, кл. 364-553, опублик. 1978.

4. Гуткин Л.С. Радиоуправление снарядами и космическими аппаратами.

М., "Советское радио", 1968, с.372, рис. 17.8 (прототип) . (54)(57) 1. СИСТЕМА ПОЛУНАТУРНОГО

МОДЕЛИРОВАНИЯ ДИНАМИЧ! .СКИХ С?1СТГМ, содержащая реальны(t модуль, включающий аналоговый генератор шума, выход которого подключен к входу динамического стенда и входу исследуемой реальной аппаратуры, кинема— тически связанной с динамическим стендом, и решающий блок, первый выход которого. подключен к входу аналогового генератора шума, а второй выход является выходом реального модуля, отличающаяся тем, что, с целью повышения точности моделирования и повышения надежности системы, она дополнительно .содержит генератор пробных воздействий, блок оперативной памяти, блок памяти, блок управления системой, арифметичес.кое устройство и группу реальных модулей по числу:моделипуемьж подсистем реальной аппаратуры, а каждый реальный модуль содержит первый и второй аналого-ци<Ьровь?е преобразователи входы котор?ях соедцнеI??.l cooTRPTcTBpH но с выходом аналогового генератора шума и выходом исследуемой реальной аппаратуры, а выходы подключены к

cooTветствующим входаM решаю?яего блока, Bblxog каждого рсальногo модуля подключен к соответствующим информационным входам блока управления системы и блока операт??в??ой памяти, выход которого соединен с первым информационным входом арифметического устройства, выход и второй ин?1ормационный вход которого соединсны соответствеHHo с первым информацион- ф

???w. входом и выходом блока памяти, второй и??формацио??ный вход которого, подключен к выходу генератора пробных воздействий, а блок управления системой содержит регистр, элемент И, р программ??ый узел, четыре схемы сравнения, четыре счетчика, счетчик тактов, счетчик циклов, счетчик порядка ядер, узел формирова??ия адреса, объединенные установочные входы регистра, программного узла, счетчика тактов, счетчика циклов, счетчика порядка ядер и четырех счетчиков являются установочнь?м входом блока управления, разрядные входы регистра являются инАормационными входами блока управления системы, а разрядные вь?ходы регистра соединены соответственно. с входами элемента И, вьжод которого подключен к входу запуска генератора тактовых импульсов, выход которого подключен к тактовому входу программного узла, первые входы первой, второй, третьей и четвертой схем сравнения являются соответствующими

1121Ü81 установочными входами блока управления системой, выход первой схемы сравнения соединен с первым входом счетчика циклов и обнуляющим входом счетчика тактов,. выход которого подключен к первому входу узла формирования адреса, а также к второму входу первой схемы сравнения, выход счетчика циклов соединен с первым информационным входом программного узла и вторым входом второй схемы сравнения, выход которой подключен к входу счетчика порядка ядер, выход которого соединен с вторым информационным входом программного узла и вторым входом третьей схемы сравнения, выход которой подключен к входу останава генератора тактовых импульсов, первый выход программного узла подключен к информационному входу счетчика тактов, второй выход программного узла соединен"с вторым входом узла формирования адреса и первыми суммирующими входами первого и второго суммирующего счетчиков третий выход программного узла соединен с третьим входом узла формирования адреса и вторым суммирующим входом второго счетчика, четвертый выход программного узла подключен к входу третьего счетчика, выход которого соединен с вычитающим входом второго счетчика, пятый выход программного узла подключен к четвертому входу узла формирования адреса и первому входу четвертого счетчика, второй вход которого соединен с шестым выходом программного узла, седьмой выход которого соединен с третьим суммирующим входом второго счетчика, второй вход первого счетчика и третий вход четвертого счетчика подключены к восьмому выходу программного узла, девятый выход которого соединен с пятым входом узла формирования адреса и третьим входом первого, счетчика, четвертый вход которого подключен к десятому выходу програм.много узла, одиннадцатый выход которого соединен с входом запуска генератора пробных воздействий, вход останова которого подключен к выходу четвертой схемы сравнения и второму входу счетчика циклов, первый выход узла формирования адреса и выход первого счетчика блока управления системой соединены соответственно с первой группой адресных входов блока памяти, вторая группа адресных входов которого подключена соответственно к второму выходу узла формирования адреса и выходу второго счетчика, третий выход узла формирования адреса и выход четвертого счетчика соединены с адресными входами блока оперативной памяти, группа управляющих выходов програм" много узла соединена соответственно с входами управления сложением, вычитанием и умножением арифметического устройства, а выход первого счетчика соединен с вторым входом четвертой схемы сравнения.

2. Система по п.1, о т л и ч а ющ а я с я тем, что узел формирования адреса содержит дешифратор, регистр, две группы регистров, два элемента И и;,четыре элемента ИЛИ, причем вход дешифратора является первым входом узла формирования адреса, а выходы подключены соответственно к входам регистров первой группы и первым входам регистров второй группы, выходы регистров первой группы подключены к соответствующим входам первого элемента ИЛИ, выход которого соединен с первыми входами первого и второго элементов И, выходы. которых подключены соответственно к первым входам третьего и четвертого элементов ИЛИ, вторые входы которых соединены с выходом регистра, выходы регистров второй группы соединены с соответствующими входами второго элемента ИЛИ, вторым входом узла формирования адреса яв-. ляется вход регистра, третьим входом узла формирования адреса является второй вход второго элемента И, четвертым входом узла Aop poBRHHH адреса являются вторые входы регистров второй группы, а пятым входом узла формирования адреса является второй вход первого элемента И, первым и вторым выходами узла формирования адреса являются соответственно выходы третьего и четвертого элементов

ИЛИ, а третьим выходом — выход второго элемента ИЛИ.

3. Система по пп.1 и 2, . о т л ич а ю щ а я с я тем, что програминый узел содержит первый, второй и третий счетчики, дешифратор, две группы элементов И, три элемента

ИЛИ, постоянное запоминающее устройство, две схемы сравнения, эле112168! мент И и триггер. причем тактовый вход первого счетчика является тактовым входом программного узла, установочнь|м входом которого является установочный вход первого счетчика, соединенный с первыми входами первого и второго элементов ИЛИ, первым и вторым информационными входами программного узла являются соответственно-первый и второй адресные входы постоянного запоминающего устройства, первый адресный вход которого соединен также с входом третьего элемента- ИЛИ, разрядные выходы первого счетчика соединены соответственно с входами дешифратора, первый — одиннадцатый выходы которого подключены соответственно к первым входам элементов И первой группы, вторые входы которых объединены и соединены с первым выходом постоянного запоминающего устройства, второй и третий выходы которого подключены соответственно к первым входам первой и второй схем сравнения, вторые входы которых соединены соответственно с выходами второго и третьего счетчиков, а управляющие входы первой и второй схем сравнения соединены с двенадцатым и тринадцатым выходами дешифратора, одиннадцатый выход дешифратора соединен также с информационным входом второго счетчика, установочный вход которого подключен к выходу второго элемента

ИЛИ, второй вход которого соединен с выходом первой схемы сравнения, первым входом элемента И и информационным входом третьего счетчика, установочный вход которого подключен к выходу первого элемента ИЛИ; первому входу триггера .и инверсному входу элемента И, выход которого соединен с вторым входом триггера, Изобретение относится к специализированным средствам вычислительной техники и может быть использовано при полунатурном моделировании летательных аппаратов, энергоблоков, 5 технологических процессов и т.п. совместно с системами управления. выход которого подключен к первому инверсному входу первого элемента

И второй группы и третьему адресному входу постоянного запоминающего устройства, четвертый адресный вход которого соединен с выходом второго счетчика, выход второй схемы сравнения подключен к второму входу элемента ИЛИ, выход первого элемента

И первой группы соединен с первым прямым входом первого элемента И второй группы и первыми входами второго и четвертого элементов И второй группы, выход второго элемента И первой группы соединен с первыми входами третьего и пятого элементов

И второй группы, выход второго элемента ИЛИ подключен к второму инверсному входу первого элемента И второй группы и вторым входам второго-пятого элементов И второй группы, первым выходам программного узла является выход шестого элемента И первой группы, вторым, третьим, и четвертым выходами программного узла являются соответственно выходы третьего и четвертого элементов И первой группы и . выход второго элемента И- второй группы, пятым и шестым выходами программного узла являются соответственно выходы седьмого элемента И второй группы, седьмым выходом являются объединенные выходы четвертого и пятого элементов И второй группы, восьмым, девятым и десятым выходами программного узла являются соответственно выходы одиннадцатого, десятого и второго элементов И первой группы, одиннадцатьы выходом программного узла является выход .первого элемента

И второй группы, а группой управляющих выходов программного узла являют ся выходы пятого, восьмого и девятого элементов И первой группы.

Известны устройства предназначенные для полунатурного моделирования нелинейных систем, содержащие блок реальной аппаратуры, установленной на платформе вибрационного стенда, блок моделирования, блок моделирования обратной передаточной функции, 3 112168 датчик колебаний, сумматор, усилитель и блок усреднения, причем выход датчика колебаний соединен с входом блока моделирования, выход которого соединен с входом блока модели- 5 рования обратной передаточной функции, его выход и выход датчика колебаний через блок усреднения соединены с входами сумматора, выход которого через усилитель соединен с вибрацион-!О ным стендом, выходы которых подсоединены к входу блока реальной аппаратуры, а его выход соединен с входом датчика колебаний f1) и p).

Однако укаэанные устройства имеют невысокую надежность, обусловленную замкнутой структурой полунатур- ной модели, состоящей из блока моделирования математической части моделируемой модели, сопряженного с. ком- 20 плексом технической аппаратуры, низкую точность, обусловленную неоднократным использованием полунатурного моделирования для получения статистически устойчивых результатов 25 моделирования, большую сложность создания полунатурной модели в связи с необходимостью моделирования в реальном времени.

Известно также устройство, содер- 3p . жащее хронометр, регистр сдвига, блок управления, арифметическологическое устройство и блок памяти; с помощью которого возможно вычисление ядер винера (3) .

Наиболее близкой к предлагаемому является система полунатурного моделирования с динамическими стендами, включает в себя имитатор воздействий, динамический стенд, на подвижной 40 платформе которого установлена исследуемая реальная аппаратура, а также решающее устройство, причем выход реальной аппаратуры подсоединен к входу решающего устройства, вы- 45 .Ф ход которого соединен с входами динамического стенда и имитатора воздействий, выходы которых соединены ,с входами реальной аппаратуры. Данная система позволяет воспроизводить в лабораторных условиях режимы полета летательного аппарата, весьма близкие к реальным f4).

Сложные динамические системы являются обычно многоконтурными. Поду" 55 натурное моделирование такой системы осуществляется путем последовательного моделирования системы с наращиваемыми контурами управления

Причем для решения задач„таких как установление источников отказов сис- темы и получение статистических характеристик системы, проводится

МП циклов моделирования, где М вЂ” чис ло циклов моделирования по каждому контуру управления, rl — число кон- туров управления.. Такое моделирование сопряжено со значительными материальными и временными затратами, поскольку приходится неоднократно привлекать динамические стенды и реальную аппаратуру. Многократное использование элемента приводит к уменьшению его ресурса, а следовательно, уменьшается вероятность безотказной работы всей полунатурной модели, представляющей последовательное соединение элементов.

Поскольку полунатурное моделирование осуществляется по замкнутому контуру, необходимо, чтобы оно протекало в реальном масштабе времени, От реального времени зависит не только временная последователь- ность решения тех или иных задач> но и получаемые в результате данные.

Эффективность моделирования в реальном времени определяется задержкой сообщений перед их обработкой, вероятностью потери сообщений, необходимостью подключения дополнительных вычислительных средств. Поэтому одной из важных проблем полунатурного моделирования является проблема оперативного управления вычислительным процессом в реальном времени и высокого быстродействия вычислительных средств.

Цель изобретения — повышение. точности моделирования и повышение надежности системы путем введения взаимосвязанных реальных модулей по числу подсистем реальной àïïàратуры.

Поставленная цель достигается тем, что в систему полунатурного моделирования динамических систем, содержащую реальный модуль; включающий аналоговый генератор шума, выход которого подключен к входу динамического стенда и входу исследуемой реальной аппаратуры, кинематически связанной с динамическим стендом, и решающий блок, первый выход которого подключен к .входу аналогового генератора шума, а

1121681 второй выход является выходом реального модуля, введены генератор пробньм воздействий, блок оперативной памяти, блок памяти, блок управления системы, арифметическое уст- 5 ройство и группа реальных модулей

bio числу моделируемых подсистем реальной аппаратуры, а каждый реальный модуль содержит первый и второй аналого-цифровые преобразователи, 10 входы которых соединены соответственно с выходом аналогового генератора шума и выходом исследуемой реальной аппаратуры, а выходы подключены к соответствующим входам решающего блока, выход каждого реального модуля подключен к соответствующим информационным входам блока управления системы и блока оперативной памяти, выход которого соединен 20 с первым информационным входом арифметического устройства, выход и второй информационный вход которого соединены соответственно с первым информационным входом и выходом блока памяти, второй информационный вход которого подключен к выходу генератора пробных воздействий,а блок управления системой содержит регистр, элемент И, программный узел, четыре схемы сравнения, четыре счетчика, счетчик тактов, счетчик циклов, счетчик порядка ядер, узел формирования адреса, объединенные установочные 35 входы регистра, программного узла, счетчика тактов, счетчика циклов, счетчика порядка ядер и четырех счет- чиков являются установочным входом .блока управления разрядные вхо- 40 ды регистра являются информационными входами блока управления системы, а разрядные выходы регист- ра соединены соответственно с входами

1 элемента И, выход которого подключен ,к входу запуска генератора тактовых импульсов, выход которого подключен к тактовому входу программного узла, первые входы первой, второй, третьей и четвертой схем сравнения являются 50 соответствующими установочными входами блока управления системой, выход первой схемы сравнения соединен с первым входом счетчика циклов и обнуляющим входом счетчика тактов, выход которого подключен к первому входу узла формирования адреса а также второму входу первой схемы сравнения, выход счетчика циклов соединен с первым информационным входом программного узла и вторым входом второй схемы сравнения, выход которой подключен к входу счетчика порядка ядер, выход которого соединен с вторым информационным входом программного узла и вторым входом третьей схемы сравнения, выход которой подключен к входу останова генератора тактовых импульсов, первый выход программного узла подключен к информационному входу счетчика тактов, второй вьмод программного узла соединен с вторым входом узла формирования адреса и первыми суммирующими входами первого и второго суммирующего счетчиков,третий выход программного узла соединен с третьим входом узла формирования адреса и вторым суммирующим входом второго счетчика, четвертый выход программного узла подключен.к входу третьего счетчика, выход которого соединен с вычитающим входом второго счетчика, пятый выход программного узла подключен к четвертому входу узла формирования адреса и первому входу чегвертого счетчика, второй вход которого соединен с шестым выходом программного узла, седьмой выход которого соединен с третьим суммирующим входом второго счетчика, второй вход первого счет-. чика и третий вход четвертого счетчика подключены к восьмому выходу программного узла, девятый вьмод которого соединен с пятым входом узла формирования адреса и третьим входом первого счетчика, четвертый вход которого подключен к десятому выходу программного узла, одиннадцатый выход которого соединен с входом запуска генератора пробных воздействий, вход останова которого подключен к выходу четвертой схемы сравнения и второму входу счетчика циклов, первый выход узла формирования адреса и выход первого счетчика блока управления системой соединены соответственно с первой группой адресных входов блока памяти, вторая группа адресных входов которого подключена соответственно к второму вьмоду узла формирования адреса и выходу второго счетчика, третий выход узла формирования адреса и выход четвертого счетчика соединены с адресными входами блока оперативной памяти, группа управляющих выходов

1121б81 программного узла соединена соответственно с входами управления сложением, вычитанием и умножением арифметического устройства, а выход первого счетчика соединен с вторым вхо- 5 дом четвертой схемы сравнения.

Узел формирования адреса содержит дешифратор, регистр, две группы регистров два элемента И и четыре элемента ИЛИ, причем вход дешифратора является первым входом узла формирования адреса, а выходы подключе-: ны соответственно к входам регистров первой группы и первым входам регистров второй группы, выхо- 15 ды регистров. первой группы подключены соответственно к входам первого элемента ИЛИ, выход которого соединен с первыми входами первого и второго элементов И, выходы которых подклю- 20 чены соответственно к первым входам третьего и четвертого элементов

ИЛИ, вторые входы которых соединены с выходом регистра,. выходы регистров второй группы соединены с соответствующими входами второго элемента ИЛИ, вторым входом узла формирования адреса является вход регистра, третьим входом — второй вход второго элемента И, четвертым входом узла формиро- 0 вания адреса являются вторые входы регистров второй группы, а пятым входом узла формирования адреса является второй вход первого элемента И, первым и вторым выходами узла формирования адреса являются соответственно выходы третьего и четвертого элементов ИЛИ, а третьим выходом — вы-, ход второго элемента ИЛИ.

Программный узел содержит первый, второй, и третий счетчики, дешифратор, две группы элементов И, три элемента ИЛИ, постоянное запоминающее устройство, две схемы сравнения, элемент И и триггер, причем тактовый

45 вход первого счетчика является тактовым входом программного узла, установочным входом которого является установочный вход первого счетчика, соединенный с первыми входами первого и второго элементов. ИЛИ, первым

50 и вторым информационными входами программного узла являются соответственно первый и второй адресные входы постоянного запоминающего устройства, первый адресный вход которого соеди» нен также с входом третьего элемента ,ИЛИ, разрядные выходы первого счетчи- ка соединены соответственно с входами дешифратора, первый — одиннадцатый выходы которого подключены соответственно к первым входам элементов И первой группы, вторые входы которых объединены и соединены с первым выходом постоянного запоминающего устройства, второй и третий выходы которого подключены соответственно к первым входам первой и второй схем сравнения, вторые входы которых соединены соответственно с выходами второго и третьего счетчиков, а управляющие входы первой и второй схем сравнения соединены с двенадцатым и тринадцатым выходами дешифратора одиннадцатый выход дешифратора соединен также с информационным входом второго счетчика, установочный вход которого соединен с выходом второго элемента ИЛИ, второй вход которого соединен с выходом первой схемы сравнения, первым входом элемента И и информационным входом третьего счетчика, установочный вход которого подключен к выходу первого элемента ИЛИ, первому входу триггера .и инверсному входу элемента И, выход которого соединен с вторым входом триггера, выход которого подключен к первому инверсному входу первого элемента И второй группы и третьему адресному входу постоянного запоминающего устройства, четвертый адресный вход которого соединен с выходом второго счетчика, выход второй схемы сравнения подключен к второму входу первого элемента ИЛИ, выход первого элемента И первой группы соединен с первым прямым входом первого эле- мента И второй группы и первыми входами второго и четвертого элементов И второй группы, выход второго элемента И первой группы соединен.с первыми входами третьего и пятого элементов И второй группы, выход второго элемента ИЛИ подключен к второму инверсному входу первого элемента И второй группы и вторым входам второго-пятого элементов.И второй группы, первым выходом программного узла является выход шестого элемента И первой группы, вторым, третьим и четвертым выходами программного узла являются соответственно выходы третьего и четвертого элементов И первой группы и выход второго элемента И второй группы, 1121681

На Фиг.1 представлена блок -схема системы полунатурного моделирования динамических систем; на Фиг.2 блок-схема реального модуля, на фиг.3 — сумма решающего блока на фиг,4 — блок управления на Фиг.5— блок формирования начального адреса, на фиг.б — схема распределителя импульсов.

Система содержит блок 1 памяти, группу реальных модулей 2, блок 3 оперативной памяти, блок 4 управления системы, арифметический блок 5, ге-. 30 нератор 6 пробных воздействий и выходы 7-9 блока управления системы. -:

Реальный модуль 2 содержит аналого-цифровые преобразователи 10 и 11, аналоговый генератор,12 шума, динами-З5 ческий стенд 13, исследуемую реальную аппаратуру 14 и решающий блок 15, причем выход аналогового генератора

12 шума соединен с входами динамического стенда 13 АЦП 10 и реальной 40 аппаратуры 14, второй вход которой соединен с выходами динамического стенда 13, выход реальной аппаратуры 14 подключен к входу AHH 11, а его выход соединен с одним из 45 входов решающего блока 15, другой вход которого соединен с выходом

АЦП 10, .первый выход решающего блока 15 соединен с входом аналогового генератора 1 2 шума, а второй его .выход является выходом модуля и соединен с входом блока оперативной памяти, 3 и входом блока 4 управления системы.

Решающий блок 15 реализован по схеме, предложенной в (3) и содержит хронометр 16, управляющий работой генератора шума блок 17 управления,. пятым и шестым выходами программного узла являются соответственно выходы седьмого элемента И второй группы седьмым выходом являются объединенные выходы четвертого и пятого элемен- 5 тов И второй группы, восьмым, девятым и десятым вьмодами программного узла являются соответственно выходы одиннадцатого, десятого и второго элементов И первой группы, одиннадцатым выходом программного узла является выход первого элемента И второй группы, а группой управляющих выхо-. дов программного узла являются выходы пятого, восьмого и девятого элемен- I5 . тов И первой группы. регистр 18 сдвига, арифметико-логическое устройство (АЛУ) 19 и блок

20 памяти.

Решающий блок 15 включается в схему реального модуля 2 следующим образом.

Выход АЦП 10 соединен с входом регистра сдвига а выход АЦП 11 соединен с входами АПУ 19 и блока 17 управления.

Блок 4 управления системы (фиг.4) содержит регистр 21, элемент И 22, генератор 23 тактовых импульсов, программный узел 24, счетчик 25 тактов узел 26 формирования адреса, первую — четвертую схемы 27-30 сравнения, счетчик 31 циклов, первыйчетвертый счетчики 32-35 импульсов, счетчик 36 порядка ядра, входы и выходы 37-44 узла 26 формирования адреса, установочный вход 45 блока и установочные входы 46-49.схем сравнения.

Блок 26 формирования адреса содержит первую 50 и вторую 51 группы регистров, первый 52 и второй 53 элементы KIH, первый 54 и второй 55 элементы И, регистр 56, третий 57 и четвертый 58 элементы ИЛИ, а также дешифратор 59.

Распределитель 24 импульсов реализован по схеме фиг.б. Он содержит дешифратор 60 (ДШ) узел 61 блокировки, включающий в себя первую группу элементов И 62, вторую группу элементов И 63, элемент ИЛИ 64, триггер

65, второй счетчик 66, второй элемент

ИЛИ 67, вторую и первую схемы 68 69 сравнения, элемент 70,. третий счетчик 71, элемент ИЛИ 72 и постоянное запоминающее .устройство 73, а .также первый счетчик 74.

Назначение сигналов распределителя

24 импульсов (РИ) приведено в табл.1, а порядок выдачи синхросигналов рас пределителем импульсов †.в табл.2.

Программный узел работает следующим образом.

При подаче сигналов на 1-й (управляющий) вход. счетчика 74 от блока

23 на выходе ДШ 60 формируется повторяющаяся последовательность сигналов с 1 по 13, представляющих собой собственный цикл работы ДШ 60, из которых сигналы с 1 ito 11 используются для формирования выходных управляющих сигналов РИ 24 /СИ1-СИ11), 1121681 а сигналы с 11 по 13 — для управления элементами узла 61 блокировки.

Каждый из циклов работы системы представляет собой последовательность выполнения tYl тактов. В свою очередь, каждый такт представляет собой выполнение одного или ряда собственных циклов ДШ 60 в зависимости от порядка рассчитываемой свертки. В каждом собственном цикле ДШ 60 осуществляет- 10 ся блокировка его сигналов с 1 по 11.

При этом в тактах с второго no rtl -й каждого из 11 циклов условия блокировки сигналов СИ 1-CH 11 одинаковы (табл.2). 15

Блокировка сигналов 1-10 ДШ 60 .осуществляется элементами И 62 и 63 в соответствии с кодом сигналом блокировки, поступающим с первого выхода

ПЗУ 73.

При подаче на ПЗУ 73 кода адреса на его первом, втором и третьем выходах формируется потенциальный код числа.

Код адреса — А-разрядный код, начиная со старшего разряда состоящий из кода порядка ядра (8-разрядов), снимаемого с выхода счетчика

36 кода текущего номера цикла (Y t

30 разрядов) снимаемого с выхода счетчика 31 и выхода триггера 65 (1 разряд) и кода текущего номера собственного цикла ДШ 60 ($ разрядов .,снимаемого с выхода счетчика 66.

Код числа, снимаемый с первого, 35 второго, третьего выходов ПЗУ 73это " В-разрядный код. Начиная с младмладшего разряда код числа состоит из кода сигналов блокировки (11 разрядов), снимаемого с первого выхода 40

ПЗУ 73 и используемого для блокировки сигналов СИ 1 — СИ 11, кода максимального числа собственных циклов

ДШ 60 в текущем такте (5 разрядов), снимаемого со второго выхода ПЗУ 73, 45 и кода максимального числа тактов в цикле (разрядов), снимаемого с третьего выхода ПЗУ 73.

С изменением любого из разрядов кода адреса с выхода ПЗУ 73 снимает- 50 ся новый код числа.

Один из разрядов кода адреса формируется триггером 65> который находится в состоянии "0 в первом такте и в состоянии "1" во всех ос- 55 тальных тактах. Это вызвано тем,, что в тактах со 2-го по в -й каж, novo из циклов условия блокировки

12 сигналов СИ 1 — СИ 11 одинаковы, и в то же время отличаются от условий блокировки в первом такте (табл.2).

С каждым собственным циклом Д11! 60 состояние счетчика 66 увеличивается на единицу, при совпадении кода счетчика 66 с кодом на втором выход а

ПЗУ 73 схема 69 сравнения выдает сигнал окончания такта, обнуляющий счетчик 66 и увеличивающий состояние счетчика 71 на единицу. При этом триггер 65 при выполнении 1-го такта находится в нуле, а при выполнении тактов с 2-Fo no N -й в единице.

С каждым тактом состояние счетчика 71 увеличивается на единицу. При совпадении кода счетчика 71 с кодом на 3-ем выходе ПЗУ 73 схема 68 сравнения выдает сигнал окончания цикла, обнуляющий счетчик 71 и триггер 65.

Прежде чем начать пелунатурное моделирование, динамическая система подвергается расчленению, т.е. из моделируемой системы выделяется изготовленная реальная аппаратура, образующая реальную подсистему, оставшаяся часть системы> которая не может быть воспроизведена реально в лабораторных условиях, описывается математической моделью, причем все внешние связи между математической моделью и реальной аппаратурой разрываются.

Принцип работы системы заключается в следующем.

В реальных модулях 2 производит- . ся идентификация реальной аппаратуры с целью определения ее динамических характеристик, В зависимости от сложности моделируемой системы она может содержать несколько реальных подсистем, которые идентифицируются в несвязанных реальных модулях

2, т.е. осуществляется независимая идентификация реальных подсистем.

Работа каждого реального модуля происходит в следующем порядке.

В качестве тестирующего воздействия на реальную аппаратуру, а также входного воздействия на динамический стенд выбирается белый гауссов процесс, который вырабатывается генератором 12. Работой генератора 12 управляет хронометр, включенный в решающий блок 15.

1121б

35

45

13

- Непрерывный белый гауссов процесс 11(Ц и реакция на него реальной аппаратуры 14 преобразуется в дискретные процессы в соответствующих АЦП 10 и 11.

Результатом идентификации является рассчитанный набор ядер Винера, которые представляют собой взаимокорреляционную функцию соответствующего .порядка. 1О

Ядро первого порядка рассчитывается за К циклов (К максимальное число дискретов ядра), т.е. ядро содержит

К точек. В результате расчетов по числу по каждому циклу определяется 15 очередная точка ядра. Для ядра первого порядка каждый цикл содержит N- < тактов (1 — текущий дискрет ядра).

Схема работы разрешающего блока

15 для расчета ядра первого порядка имеет вид: о цикл, Расчет нулевой точки ядра1 (О

1 такт: У(0)Х(0-0)=У(0)Х(0)

2 такт: У(1)Х(1-0)=У(1)Х(1) Й такт: У(й)Х(Й-0)=У(К)Х(И)

1 цикл: Расчет первой тояки ядра h (1)

1 такт: У(1)Х(1-1)=у(1)Х(0)

2 такт: У(2) Х(2-1) =У(2)Х(1) Й-1 такт У(М)Х(М-1)

К цикл: Расчет К-й точки ядра h (К)

1 такт:У(1 -К)Х(0)

2 такт: У(Й -К+ 1) Х (1) М-К такт: У(й)Х(И-К) . В каждом цикле расчеты всех тактов суммируются и умножаются на масштабный коэффициент .—

C(N41) Аналогично осуществляется расчет ядер более высоких порядков с той лишь разницей, что в зависимости от порядка ядра количество циклов увеличивается.

Рассчитанные значения ядер каждого порядка записываются в блок 3 оперативной памяти. После записи последнего из рассчитываемых порядков ядер во всех разрядах регистра 21 блока

4 управления система занимает единица. На этом первый этап моделирования заканчивается и начинается

81 l4 второй этап полунатурного моделирования.

В результате первого этапа в оперативной памяти 3 записана матрица ядра tn íà п (где п1 — максимальное число столбцов, равное числу реальных модулей, и — максимальное число строк, равное максимальному порядку ядер Винера).

Матрица имеет следующий вид

411 Ü 42 ... Ь1м

2 22 2М

hÄÄ h 2 ° ° ° he

На втором этапе моделирования осуществляется композиция подсистем согласно структурной схеме моделируемой системы. Эта схема задается очередностью порядковых номеров реальных модулей 2, причем для первого реальногб модуля определяется свертка ядра с белым гауссовским процессом, а для последующих модулей определяется свертка ядра с выходным сигналом предыдущего модуля. Работой управляет блок 4 управления системы.

Гистема полунатурного моделирования позволяет моделировать как замкнутые, так и разомкнутые динамические системы.

Для обоих случаев второй этап моделирования осуществляется за и (N43) циклов (где р — максимальный порядок ядер Винера, К вЂ” максимальный порядковый номер дискрета). Каждый цикл состоит из rn тактов (где m— максимальное число реальных модулей

2). Обычно выбирается одно значение N, одинаковое для всех 1п реальных модулей. Значение 11 также выбирается для всех реальных модулей, исходя из максимального значения всех .m реальных модулей.

К первом цикле осуществляется обработка нулевого дискрета У,„,(0) по всем модулям, т;е. проводится свертка входного сигнала с ядром первого порядка, В последующих циклах обрабатываются последующие номера дискретов также по всем реальным модулям.

Начиная со второго цикла проявляется отличие в моделировании замкнутых .и разомкнутых систем.

Это отличие возникает только в первом такте, где осуществляется свертЮ

1121

После записи входных чисел после- 55 довательно обрабатываются ядра всех порядков начиная с первого, т.е. осуществляется композиция всех реалька ядра первого реального модуля .с белым гауссовским процессом. Если система замкнута, то свертывается с разностью текущего дискрета

Х(» ) и предыдущего дискрета Ур ур (» 1) 5 (результат в -ro такта предыдущего цикла), причем текущее зна- чение переменной 1 выбирается с учетом значения переменной свер-. тываемого ядра. Это отличие сохраняется при свертке с любым порядком ядра. Если система разомкнута, то ядро свертывается только с белым гауссовским процессом Х (1), причем текущее значение дискрета также выбирается с учетом значения переменной свертываемого ядра.

Рассмотрим подробнее очередность действий системы полунатурного моделирования на втором этапе, причем пусть, как более, общий случай, моделируется динамическая система замкнутого типа.

Исходное состояние всех счетчиков устанавливается .сигналом по линии

45 связи.

Работа системы моделирования заключается в последовательном выполнении ряда циклов под управлением программного узла 24 и блока 4 управления.

Нулевой цикл — запуск генератора

6 пробных воздействий, формирование входных чисел Х(<).q =О, N в виде белого дискретного гауссовского процесса и запись их в блок 1 памяти. З5

Код адреса записи чисел состоит из кода постоянного начального адреса, формируемого регистром 56 и передаваемого .через элемент ИЛИ 57, и кода переменного текущего адреса, 40 формируемого счетчиком 32 адреса записи чисел. Перед записью каждого очередного числа Х(») в блок 1.памяти сигналом от узла 24 состояние,счетчика 32 увеличивается на единицу.При 45 записи в блок 1 памяти N -го числа

Х(М) происходит совпадение выходного кода счетчика 32 и Й -ro кода длины массива чисел, заданного в схеме 30 ,сравнения, при этом управляющий сиг- 50 нал, идущий с выхода схемы 30 сравнения, останавливает работу генератора 12 шума.

В такт1, (О)=И„„,(О)Ч, „(0)2 цикл: Обработка первой по всем реальным модулям

1 такт: композиция модулей, нулевая точка линейной реакции модулируемой системы точки Y„ (1) 681 16 ных подсистем. Сначала выполняется первая группа Й + 1 циклов каждый по Е тактов, в результате чего опре.деляется свертка входного сигнала с ядром первого порядка всех реальных модулей. Эта свертка является линейной частью реакции моделируемой системы. Далее выполняется вторая группа циклов по определению свертки с ядром второго порядка, т,е. определяется квадратическая реакция моделируемой системы, и т.д.

Всего выполняется (И+1) циклов (где и — максимальный порядок ядер

Винера всех остальных подсистем).

Ниже приведенное напряжение, поясняющие алгоритм функционирования системы полунатурального моделирования на втором этапе для более общего случая, когда моделируемая замкнутая система, причем, если система разомкнута, работа осуществляется о такому же алгоритму, с той лишь разницей, что в первом такте каждого цикла ядра свертываются только с входным сигналом. Первая группа 8 +1 циклов, в которой осуществляется свертка с ядрами первого порядками,:,(Ц,Ь„ (К),;,q„,„(К),(где Кмаксимальное чйсло дискретов ядра, 1 цикл::Обработка нулевой точкиУ<п,(0) по всем реальным модулям

1 такт: У,„(0) h (0) x(o) — для первого модуля, 2 такт:;. ((0) -" h, (0) Y„„(o) — композиция первых двух реальных модулей

3 такт: У, (О) = h,>(0)Y (0) — композиция первых трех реальных модулей

1121681

17 — для 1-ro модуля

2 такт:

3 такт:

1О

15 такт: — композиция первых двух модулей <»(11 = h»(O)V«(,iЬ»(1) «(O)— композиция первых трех модулей — композиция rn модулей первая точка линейной реакции моделируемой системы

В (N+1)-м цикле определяется ком- 25 позиция модулей и определенная точка линейной реакции моделируемой системы. На этом заканчивается определение массива дискретов Ч„ (й), являющихся линейной реакцией моделируе-30 мой системы.

Аналогично определяются квадратичная.реакция и т.д. моделируемой системы.

В исходном состоянии счетчики 74, 66,71 и триггер 65 обнулены. Работа программного узла 24 начинается с момента запуска генератора 23. При этом в нулевом цикле работы устройства выполняется М собственных циклов 40

ДШ 60, причем в первом собственном цикле ДШ 60 кодом сигналов блокировки разрешается прохождение на выход

РИ 24 сигналов СИ 1, СИ 2, СИ 3.

Сигналом СИ 1 запускается генера- 45 тор 6 пробных воздействий, сигналом

СИ 2 состояние счетчика 32 увеличивается на единицу и сигналом СИ 3 разрешается выдача кода адреса записи чисел в блок 1 памяти по линии 8 свя- 50 зи. При этом код адреса состоит в из кода начального адреса, формируемого блоком 26, и кода текущего адреса, формируемого счетчиком 32.

В собственных циклах ДШ 60 с второго по (И-1)-й кодом сигналов блокировки разрешается выход сигналов

СИ 2, СИ 3 с назначением, аналогичным первому собственному циклу ДШ 60.

В Й -м собственном цикле ДШ 60 распределитель 24 выдает сигналы СИ 2, СИ 3, СИ 11. Назначение сигналов СИ 2 и СИ 3 аналогично предыдущему. Сигналом СИ 11 обнуляется счетчик 32.

С каждым сигналом СИ 2 состояние счетчика 32 увеличивается на единицу.

При совпадении кода счетчика 32 с кодом, заданным в схеме 30 сравнения, она срабатывает. Сигналом с ее выхода останавливается генератор 12 пробных сигналов и увеличивается на единицу состояния счетчика 31 (из нулевого в единичное). На этом заканчивается нулевой цикл и начинается первый цикл для расчета свертки первого порядка.

В первом цикле в первом такте в соответствии с назначением синхроимпульсов табл.1 по коду адреса, формируемому блоком 26 и счетчиком 33, из блока 1 памяти считывается число

Х и записывается в АЛУ 5. Далее по коду адреса, формируемому блоком 26 и счетчиком 35, из блока 3 оперативной памяти считывается значение ядра и записывается в АЛУ 5. Записанное число Х со значением ядра и результат остаются в АЛУ 5 и записываются в блок 1 памяти. В первом цикле в тактах с второго по N --й "действия аналогичны за исключением считывания чисел, Х, которое не производится, так как в этих тактах перемножается значение ядра с числом У (т.е. с результатом предыдущего перемножения), находящемся уже в

АЛУ 5.

При этом с каждым тактом состояние счетчика 25 увеличивается на единицу. В конце первого цикла при совпадении кода счетчика 25 с кодом, заданным в схеме 27 сравнения, она срабатывает и состояние счетчика 31 циклов увеличивается на еди-. ницу, что соответствует началу второго цикла.

Работа устройства в циклах с второго по (М+1) аналогична работе в первом цикле с той лишь разницей, что с увеличением номера цикла увеличивается число сложений, вычитаний и умножений, выполняемых в АЛУ 5.

Следовательно, с увеличением номера цикла увеличивается максимальное число собственных циклов

112

20

30

Сигнал

Назначение сигнала

+1 счетчика 34

СИ1

+1 счетчика, +1 счетчика 32,-1 счетчика 33

СИ2

Выдача кода адреса считывания или записи чисел Х в блоке 1 памяти (8) СИЗ

Выдача кода адреса считывания чисел У из блока

1 памяти (9)

Управление работой АЛУ 15 (операция вычитания) СИ4

СИ5

СИ6

+1 счетчика 25

Выдача кода адреса считывания ядер из блока 4 оперативной памяти

Управление работой АЛУ 15 (операция умножения) СИ7

СИ8

СИ9

Управление работой АЛУ 5 (операция сложения) Выдача кода адреса записи чисел У в блок 3 оперативной памяти

СИ10

СИ11

Установка исходного состояния счетчиков

ДШ 60 и меняется код сигналов блокировки.

Кроме того, в каждом цикле увеличивается на единицу реверсивное состояние счетчика 34, которое используется как начальное состояние реверсивного счетчика 33, работающего на вычитание при формировании кода адреса считывания чисел

Х,У из блока 1 памяти.

При достижении счетчиком 31 кода максимального числа циклов срабатывает схема 28 сравнения и увеличивает на единицу состояние счетчика 36.

На этом заканчивается расчет свертки.первого порядка. Для свертки с ядром каждого порядка реализуется последовательность (1+1) циклов. Работа устройства аналогична рассмотренной.

Блок формирования начального адреса запускается счетчиком 25, увеличивающим свое состояние в каждом цикле. При этом в каждом такте состояние счетчика увеличивается на единицу, а в конце цикла счетчик

25 обнуляется. С каждым новым состоянием счетчика 25 сигнал появляет ся на очередном по номеру выходе дешифратора 59, который выбирает тот или иной узел 50 начального

1681 20 кода адреса, с выхода которого снимается начальный код адреса, Этот код проходит через элемент

ИЛИ 52 и поступает или в линию 42 связи при записичисел Х,У в блок 1 памяти, или в линию связи 40 при считывании чисел Х,У. Выбор линии

42 или 43 производится сигналом распределителя 14 импульсов, поступающим на элемент И 55 или 54.

Аналогично формируется сигнал на линии 43 связи. При этом разрешение на выдачу кодов из регистров 5! производится сигналом программного узла 24 по л инии 44 св язи.

Таким образом, получение характеристик реальной аппаратуры в виде набора ядер Винера за одну достаточно длинную реализацию позволяет сократить износ технической аппаратуры реального модуля.

На последнем этапе полунатурного моделирования сохраняется ресурс аппаратуры реального модуля, поскольку все исследования осуществляются на математических моделях реальной аппаратуры без привлечения технической аппаратуры реального модуля.

Кроме того, нет необходимости моделировать в реальном масштабе времени, что позволяет повысить точность.

Т а б. л и ц а 1

1121681

Таблица 2

Используемый сигнал распределения импульсов

Второй цикл

Первый цикл

1 такт 2 такт

СИ 6

СИ 6

СИ 6

СИ 3

СИ 7

СИ 7

СИ 3

СИ 7

СИ 6

СИ 8

СИ 5

СИ 8

СИ 8

СИ 7

СИ 6

СИ 10

СИ 2

СИ 8

СИ 10

СИ 9

СИ 11

СИ 4

СИ 4

СИ 7

СИ 11

СИ 8

СИ 7

СИ 11

СИ 7

СИ 8

СИ 2

СИ 8

СИ 9

СИ 9

СИ 3

СИ 10

СИ 7

СИ 10

СИ 11

СИ 8

СИ 11

СИ 9

СИ 6

СИ 7

СИ 10

СИ 11

CH 8 СИ 2

1121681

1121681

95 0m Юл,2

1121681

1121681

Заказ 7983/38 Тираж 698

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Составитель В. Фукалов

Редактор Л. Пчелинская Техред Л.Иикеш Корректор Г. Решетник