Многоканальное устройство для управления очередностью в системе обмена информацией

 

МНОГОКАНАЛЬНОЕ УСТРОЙСТВО . ДЛЯ УПРАВЛЕНИЯ ОЧЕРЕДНОСТЬЮ В СИСТЕМЕ ОБМЕНА ИНФОРМАЦИЕЙ, содержащее триггер, группу элементов И, два элемента И, входной и выходной регистры, каналы, каждый из которых содержит группу регистров сдвига, элемент ИЛИ и схему сравнения, причем группа информационных входов устройства соединена с группой входов входного регистра , группа выходов входного регистра соединена с первыми группами входов схем сравнения каналов, группа выходов выходного регистра является группой выходов устройства, отличающееся тем, что, с целью повьашениябыстродействия, в него введена группа коммутаторов, управляющий регистр, счетчик, дешифратор , элемент ИЛИ-НЕ, а в каждый канал введен дешифратор, промежуточный регистр и регистр хранения результатов сравнения, причем группа входов управляющего регистра является группой входов режима устройсттва , в каждом регистре сдвига группы первые и вторые информационные входы соединены между собой, группа информационных входов одноименных регистров сдвига группы каждого канала соединена с группой выходов одног именного коммутатора группы, первая группа входов каждого коммутатора группы соединена с группами выходов одноименного регистра сдвига группы каждого канала, в каждом канале первый выход каждого регистра сдвига группы подключен к третьему информационному входу того же регистра и к соответствующему входу промежуточного регистра своего канала , вход управления записью которого соединен с входом управления сдвигом каждого регистра сдвига группы своего канала и с первым выходом дешифратора своего канала, второй выход дешифратора каждого канала соединен с входом управления записью каждого регистра сдвига группы своего канала, выходы промежуточного регистра канала подключены к второй груп- g пе входов схемы сравнения своего ка О) нала,выход соторой соединен с информационным входом регистра хранения результатов сравнения всего канала, вход управления сдвигом которого соединен с третьим выходом дешифратора s своего канала, в каждом канале,кроме р последнего, группа выходов регистра хранения результатов сравнения соединена с группой входов элемента ИЛИ, с группой входов дешифратора канала и с одноименной группой информационных входов каждого коммутатора группы , первый и второй выходы регистра хранения результатов сравнения последнего канала соединены с первыми вхоО9 дами соответственно первого и второго элементов И,первый и второй входы элемента ИЛИ последнего канала соединены с выходами соответственно первого и второго элементов И и с первым и вторым входами соответствующей группы информационных входов каждого коммутатора группы, третий и четвертый входы этой группы входов которого соединены соответственно с третьим и четвертым входами элемента ИЛИ, дешифратора канала, третьим и четвертым I выходами регистра хранения результа|тов сравнения последнего канала, пер

CCNO3 СОЭЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

3аВ а06F9

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3627790/24-24 (22) 22.07.83 (46) 15.11.84. Бюл. У 42 (72) E.В.Грузинова и Я.А.Коган (71) Ордена Ленина институт йроблем управления (53) 681.325.(088.8) (56) 1.Патент США Р 3541529, кл.34017 2.5, опублик.1971.

2.Авторское свидетельство СССР

Р 760101, кл. G 06 F 9/46,1980 (прототип) . (54)(57) МНОГОКАНАЛЬНОЕ УСТРОЙСТВО

ДЛЯ УПРАВЛЕНИЯ ОЧЕРЕДНОСТЬЮ В СИСТЕМЕ ОБМЕНА ИНФОРМАЦИЕЙ, содержащее триггер, группу элементов И, два элемента И, входной и выходной регистры, каналы, каждый из которых содержит группу регистров сдвига, элемент ИЛИ и схему сравнения, причем группа информационных входов устройства соединена с группой входов входного регистра, группа выходов входного регистра соединена с первыми группами входов схем сравнения каналов, группа выходов выходного регистра является группой выходов устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введена группа коммутаторов, управляющий регистр, счетчик, дешифратор, элемент ИЛИ-НЕ, а в каждый канал введен дешифратор, промежуточный регистр и регистр хранения результатов сравнения, причем группа входов управляющего регистра является группой входов режима устройства, в каждом регистре сдвига группы первые и вторые информационные входы соединены между собой, группа информационных входов одноименных регистров сдвига группы каждого канала соединена с группой выходов одно.именного коммутатора группы, первая группа входов каждого коммутатора группы соединена с группами вы„„SU„„1124 А ходов одноименного регистра сдвига группы каждого канала, в каждом канале первый выход каждого регистра сдвига группы подключен к третьему информационному входу того же регистра и к соответствующему входу промежуточного регистра своего канала, вход управления записью которого соединен с входом управления сдвигом каждого регистра сдвига груп. пы своего канала и с первым выходом дешифратора своего канала, второй выход дешифратора каждого канала сое-. динен с входом управления записью каждого регистра сдвига группы своего канала, выходы промежуточного регистра канала подключены к второй групЖ пе входов схемы сравнения своего канала, выход которой соединен с информационным входом регистра хранения результатов сравнения всего канала, вход управления сдвигом которого соединен с третьим выходом дешифратора своего канала, в каждом канале, кроме последнего, группа выходов регистра хранения результатов сравнения соединена с группой входов элемента ИЛИ, с группой входов дешифратора канала и с одноименной группой информационных входов каждого коммутатора группы,первый и второй выходы регистра хранения результатов сравнения последнего канала соединены с первыми входами соответственно первого и второго элементов И,первый и второй входы элемента ИЛИ последнего канала соединены с выходами соответственно первого и второго элементов И и с первым и вторым входами соответствующей группы информационных входов каждого коммутатора группы, третий и четвертый входы этой группы входов которого соединены соответственно с третьим и четвертым входами элемента ИЛИ, дешифратора канала, третьим и четвертым выходами регистра хранения результа тов сравнения .последнего канала, пер1124303 вые выходы всех регистров сдвига группы последнего канала соединены соответственно с входами выходного регистра, выход элемента ИЛИ каждого канала соединен с пятым входом дешифратора предыдущего канала и сооТ ветствующим номеру канала входом элемента ИЛИ-НЕ, выход которого соединен с пятым входом дешифратора последнего канала и первым входом группы управляющих входов коммутаторов группы, к шестым входам дешифраторов всех каналов подключен, первый выход дешифратора, второй и третий выходы которого соединены соответственно с вторым и третьим входами группы управляющих входов коммутаторов группы, к четвертым входам группы управляющих входов коммутаторов группы под,соединены соответствующие выходы входного регистра, управляющий вход дешифратора и тактовый вход

Изобретение относится к вычислительной технике и предназначено для управления очередностью в системе обмена информацией в виртуальной памяти мультипроцессорных систем. 5

Известны устройства для управления очередностью в системе обмена для двухуровневых систем памяти, внешним запоминающим устройством и оперативным запоминающим устройством, реализующие стратегию наиболее давно используемого модуля (1).

Однако эти устройства порождают значительную интенсивность обменов между уровнями и имеют низкое быстродействие.

Наиболее близким по технической сущности к изобретенйю является многоканальное устройство для управления очередностью в системе обмена информацией, содержащее каналы, первую, 20 вторую и третью группы элементов И, первый, второй, третий элементы И, триггер, входной и выходной регистры (2).

Недостатком этого устройства яв- 25 ляется низкое быстродействие, обусловленное последовательной организацией записи в регистры сдвига каналов.

Цель изобретения — увеличение быстродействия устройства. 30

Поставленная цель достигается тем, что в многоканальное устройство для управления очередностью в системе обмена информации, содержащее триггер, группу элементоэ И, два элемента И, входной и выходной регистры, - каналы, каждый иэ которых содержит группу регистров сдвига, элемент ИЛИ е счетчика объединены и являются первым синхровходом устройства, вторым синхровходом которого является единичный вход триггера, нулевой вход которого и единичный выход соединены соответственно с выходом переполнения и вхбЯой4установки в нуль счетчика, группа выходов которого подсоединена соответственно к входам дешифратора, первый выход которого соединен с первыми входами элементов И группы, выходы которых соединены с соответствующими входами группы управляющих входов. коммутаторов группы, вторые входы элементов И группы подсоединены к соответствующим выходам регистра управления, два последних выхода которого подключены к вторым входам соответственно первого и второго элементов И.

2 и схему сравнения, причем группа информационных входов устройства соединена с группой входоэ входного регистра, группа выходов входного регистра соединена с первыми группами входов схем сравнения каналов, группа выходов выходного регистра является группой выходов устройства, введены группа коммутаторов, управляющий регистр, счетчик, дешифратор, элемент

ИЛИ-НЕ, а в каждый канал введен дешифратор, промежуточный регистр и регистр хранения результатов сравнения, причем группа входов управляющего регистра является группой входоэ режима устройства, в каждом регистре сдвига группы первые и вторые информационные входы соединены между собой, группа информационных входов одноименных регистров сдвига группы каждого канала соединена с группой выходов одноименного коммутатора группы, первая группа входов каждогс кбммутатора группы соединена с груп пами выходов одноименного регистра сдвига группы каждого канала, в каждом канале первый выход каждого регистра сдвига группы подключен к третьему информационному входу того же регистра и к соответствующему входу промежуточного регистра своего канала, вход управления записью которого соединен с входом управления сдвигом каждого регистра сдвига группы своего канала и с первым вы- ходом дешифратора своего канала, второй вход дешифратора каждого канала соединен с входом управления записью каждого регист1124303 ра сдвига группы своего канала, выходы промежуточного регистра ка,нала подключены к второй группе вхо дов схемы сравнения своего канала, выход которой соедйнен с информационным входом регистра хранения 5 результатов сравнения своего канала,вход управления сдвигом которого соединен с третьим выходом дешифратора своего канала,в каждом кана- ле, кроме последнего, группа выходов 10 регистра хранения результатов сравнения соединена с группой входов элемен. та ИЛИ, с группой входов дешифратора канала и с одноименной группой информационных входов каждого коммута- 5 тора группы, первый и второй выходы регистра хранения результатов сравнения последнего канала соединены с первыми входами соответственно первого и второго элементов И, первый и второй входы элемента ИЛИ последнего канала соединены с выходами соответственно первого и второго элементов

И и с первым и вторым входами соответствующей группы информационных входов каждого коммутатора группы, третий и четвертый входы этой группы входов которого соединены соответственно с третьим и четвертым входами. элемента ИЛИ, дешифратора канала, третьим и четвертым выходами регистра хранения результатов сравнения последнего канала, первые выходы всех регистров сдвига:группы последнего канала соединены соответственно с входами выходного регистра, 35 выход элемента ИЛИ каждого канала соединен с пятым входом дешифратора предыдущего канала и соответствую-, щим номеру канала входом элемента

ИЛИ-НЕ, выход которого соединен с 40 пятым входом дешифратора последнего канала и первым входом группы управляющих входов коммутаторов группы, к шестым входам дешифраторов всех каналов подключен первый выход де- 45 шифратора, второй и третий выходы которого соединены соответственно с вторым и третьим входами группы управляющих входов коммутаторов группы, к четвертым входам группы . Управляющих входов коммутаторов груп-5 пы подсоединены соответствующие выходы входного регистра, управляющий вход дешифратора и тактовый вход счетчика объединены и являются первым синхровходом устройства, вторым синхровходом которого является единичный вход триггера, нулевой вход которого и единичный выход соединены соответственно с выходом переполнения и входом установки в нуль счетчи-60 ка, группа выходов которого подсоединена соответственно к входам дешифратора,первый выход которого соединен с первыми входами элементов И группы, выходы которых соединены с б5 соответствующими входами группы управляющих входов коммутаторов группы, вторые входы элементов И группы,подсоединены к соответствующим выходам регистра управления, два пос» ледних выхода которого подключены к вторым входам соответственно первого и второго элементов И.

На чертеже приведена структурная схема предлагаемого устройст а.

Устройство содержит каналы 1 — 1 регистры 2 „ — 2 „ сдвига, промежуточные регйстры 3, — 33,схемы 4 - 4> сравнения, регистры 5„ - 5 хранения результатов сравнения, элементы ИЛИ

6„ — 6> каналов, дешифраторы 7„ — 7> каналов, элемент ИЛИ-НЕ 8, выходной . регистр 9, коммутаторы 10 — 10„, входной регистр ll, управляющий регистр 12 группа элементов И 13„13>, триггер 14, счетчик 15, дешифратор 16 устройства, элементы И 17 и .

18, выход 19 устройства, синхровходы 20 и 21 устройства, группа входов 22 режима устройства, группа информационных входов 23 устройства, Устройство работает следующим образом.

При обращении к управляющемУ Т. лову, записанному в подмножестве М, оно переписывается в первую позицию подмножества более старшего приоритета, чем подмножество М. При обращении к управляющему слову подмножества М„, оно записывается в первую позицию этого же -подмножества. При обращении к управляющему слову, записанную в первую позицию подмноже-... ства M„, сдвига информации не производится. При обращении к новому управляющему слову, записанному в верхнюю или следующую эа ней позиции подмножестваIN>, сдвига также не происходит. Если управляющее слово, находящееся в регистре 11, не соответствует содержимому ни одной иэ позиций подмножеств,т.е.. отсутствует в регистрах 2„, — 2 „ сдвига, оно записывается в верхнюю позицию подмножества М, а управляющее слово из нижней позиции этого подмножества выводится в выходной регистр 9. (Управляющие слова соответствуют физическим адресам страниц ОЭУ, записываются в позиции подмножеств, т.е. для записи слова выделяется совокупность одноименных разрядов регистров 2 „ — 2 „ сдвига. Например, первая позиция канала 1 записана в первых разрядах регистров

2„„ — 2„„ сдвига.

Пусть в ходе вычислительного процесса произошло обращение к управляющему слову, записанному в четвертых разрядах регистров 2л, — 2 „ сдвига. Это означает, что управляющее слово запишется во входной регистр 11 по группе входов 23, а. с

1124303

его выхода поступит на первые группы входов схем 4„- 4> сравнения.

Синхроимпульс 21, сойровождающий появление нового управляющего слова на входах 23, откроет триггер 14, единичный сигнал с выхода которого 5 запустит двоичный счетчик 15. Импульсы с выхода счетчика 15 поступят на входы дешифратора 16. Четыре тактовых импульса с его выходов через дешифраторы 7„ — 7з поступят 10 на входы управления сдвигом регистров 2„„ - 2 „ сдвига и входы управления запйсью промежуточных регистров 3„ — 3 . Тактовые импульсы с выходов дешйфраторов 7„ - 7> кана- )5 лов поступят на входы управления сдвигом регистров 5„ — 5 хранения результатов сравнения. Таким образом, по каждому тактовому импульсу будет производиться сдвиг на один разряд регистров 2,„ — 2z сдвига и перезапись слова с четвертых выходов регистров сдвига в промежуточный регистр 3, — Зз. о инвертированному тактовому импульсу производится запись результатов сравнения содержимого промежуточного регистра на каждом такте с содержимым входного регистра 11 с выхода схем 4„ †. 4 сравнения в регистры

5 — 5 хранения результатов срав" нения, По цепочке элементов 16, 13„- 13> на входы управлення коммутаторов 10 будет подаваться уровень логического нуля, который пропустит на первые информационные входы ре- 35 гистров сдвига информацию с четверто" го входа этого же регистра, т.е. произойдет закольцовывание регистров

2„„ - 2 „ сдвига. При этом все слова, запйсанные в регистрах 2„„ — 2 „ 4П сдвига, последовательно поступят через промежуточные регистры 3, - 3 на вторые входы схем 4„ - 4з сравнения. Таким образом произведется параллельное. поразрядное сравнение, результаты которого занесутся в регистры хранения результатов 5„ — 5 сравнения, запись в которые производится в режиме сдвига. 3а четыре такта произведется сравнение содержимого входного регистра с содержимым всех позиций подмножеств, результаты которого будут занесены в регистры хранения результатов 5 — 5 сравнения, В четвертом разряде реги,стра 5 будет записана логическая единица, которая переведет выход элемента ИЛИ б в единицу. Это означает, что в кайале 1 находится искомое слово. Пятый тактовый импульс через элементы И 13 - 13 поступит бО на входы коммутаторов 10„ - 10„, пропустит на выход информацию с четвертого выхода регистров 2 „ — 2 „. По пятому тактовому импульсу и единице на пятом входе дешиФратор 7„ выра- 65 батывает импульс сдвига в регистры

2„„ - 2 сдвига, на входы управления .

1п сдвигом которых поступит информация с четвертого выхода регистров 2 „ — 2 сдвига, Дешифратор 7 выработает по пятому тактовому импульсу сигнал на вход управления сдвигом регистров

2 „ — 2 „сдвига; по которому информация йз четвертых разрядов регистров сдвига 2„„ — 2„„ первого канала перепишется в первый разряд регистров 22„ — 2 „ сдвига, а остальные разряды сдвинутся на один.

Если слово находится во второй или третьей позиции регистров сдвига канала, перемещение информации из позиций производится в режиме записи в регистры 2 „ †. 2 „ сдвига. По пятому синхроимйульсу дешифратор соответствующего канала вырабатывает импульс на вход управления записью регистров 2« — 2 „ сдвига.

При поступлении на входы регистра

11 управляющего слова, отсутствующего во всех позициях регистров

2„„ - 2 „, ни в одной позиции регистров 5 не будет записана единица, la следовательно, ни один иэ элементов ИЛИ б не выработает.на выходе сигнал логической единицы, и на выходе элемента ИЛИ-НЕ 8 появится логическая единица, которая поступит на вход дешифратора 7> третьего канала. По пятому тактовому импульсу дешифратор 7 третьего канала вырабатывает импульс на вход управления сдвига в регистры 2 „ — 2 „ сдвига.

На информационный вход регистров

2 „ — 2 „ сдвига поступит от коммутаторов управляющее слово, записанное во входном регистре. Таким образом произойдет запись нового управляющего слова в первые разряды регистров 2 „ — 2 „и сдвиг последующих разрядов этйх регистров на единицу., !

Если выбрано слово иэ первой позиции третьего канала, то единица с первого выхода регистра 5 хране-. ния результатов сравнения поступит на вход элемента И 17, на второй вход которого поступит уровень логического нуля от регистра 12 управления. На выходе элемента И 18 будет уровень логического нуля, который, поступая на вход дешифратора 7, запретит выработку импульса на вход управления сдвигом в регистры 2З,—

2з„по пятому тактовому импульсу. Логйческий нуль с выхода элемента ИЛИ б запретит выработку импульса на вход управления записью в регистры 2,—

2 „ сдвига по пятому тактовому ипульсу. Таким образом перезапись информации будет запрещена.

В зависимости от содержимого первого или второго разрядов регистра

1124303

ВЯИИПИ Заказ 8281/38 Тираж 698 Подписное филиал ППП Патент", г. ужгород, ул.Проектная, 4

12 управления может запрещаться перезапись иэ первых (логический нуль на входе элемента И 1р, или иэ вторых (нуль на входе элемента И 19), или из первых и вторых разрядов регистров

2„„ — 2 „ сдвига.

Предлагаемое изобретение позволяет повысить быстродействие устройства.