Система для автоматического контроля больших интегральных схем

 

СИСТЕМА ДЛЯ АВТОМАТИЧЕСКОГО : КОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ СХЕМ по авт.св. № 664178 о т л и ч а ющ а я с я тем, что, с целью повыше . ния коэффициента использования оборудования , в него введены дешифратор, триггер, регистр, два элемента ИЛИ, три элемента И, три группы элементов И, группа регистров, группа триггеров, причем выходы блока памяти соединены с входами соответственно шестого элемента И, элементов И первой группы, седьмого элемента И и дешифратора, выходы которого соединены с входами первого, второго и седьмого элементов И, триггера, соответствующих элементов И первой, второй и третьей групп, соответствующих триггеров группы и первого элемента ИЛИ, выход которого соединен с входами пятого, шестого и восьмого элементов И, выходы второго и восьмого элементов И и элементов И третьей группы через второй элемент ИЛИ соединены с входом счетчика адреса, выход которого через элементы И второй группы соединен с входами соответствуклцих регистров группы, выходы которых соединены с входами соответствующих элементов И третьей группы,.выходы триггера признака циклов соединены соответственно с входами восьмого элемента И и элементов И второй группы и входами шестого элемента И и элементов И третьей группы, выходы триггера и триГгеров группы соединены с входами первого и второго элементов И и соответствующих элементов И второй и третьей групп. N9 it &9 СО

СОЮЗ СОВЕТСКИХ

И

РЕСПУБЛИК (1% (И) зсЮ С 06 F 15/46

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И CYFHPblTIO

ОПИСАНИЕ ИЗОБРЕТЕНИЯ (61) 664178 (21) 3659287/24-24 (22) 05.11.83. (46) 15.11.84. Бюл. 11 42 (72) N.À. Морозов, В.С. Логинов, Г.И. Корнев и Ю.В. Тимофеев (53) 681.3 (088.8). (56) 1. Авторское свидетельство СССР

У 664178, кл. С 06 F 15/46, 1976 (прототип).

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (54)(57) СИСТЕМА ЛЛЯ АВТОМАТИЧЕСКОГО

КОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ СХЕМ по авт..св. В 664178 о т л и ч а ющ а я с я тем, что, с целью повышения коэффициента использования оборудования, в него введены дешифратор, триггер, регистр, два элемента ИЛИ, три элемента И, три группы элементов И, группа регистров, группа триггеров, причем выходы блока памяти соединены с входами соответственно шестого элемента И, элементов И первой группы, седьмого элемента И и дешифратора, выходы которого соединены с входами первого, второго и седьмого .элементов И, триггера, соответствующих элементов И первой, второй и третьей групп, соответствующих триггеров группы и первого элемента ИЛИ, выход которого соединен с входами пятого, шестого и восьмого элементов И, выходы второго и восьмого элементов И и элементов И третьей группы через второй элемент ИЛИ соединены с входом счетчика адреса, выход которого через элементы И второй группы соединен с входами соответствующих регистров группы, выходы которых соединены с входами соответствующих элементов И третьей группы,,выходы триггера признака циклов соединены соответственно с входами восьмого элемента И и элементов И второй группы и входами шестого элемента И и элементов И третьей группы, выходы триггера и триггеров группы соединены с входами первого и второго элементов И и соответствующих элементов И второй и третьей групп.

1124331

Изобретение относится к автоматизированным системам контроля и может быть использовано при контроле больших интегральных схем., По основному авт.св. И- 664178 5 известна система для автоматического контроля больших интегральных схем (БИС), содержащая регистр конечного . адреса, управляющую вычислительную машину (УВМ), регистр выходной тестовой комбинации, многоканальный амплитудный дискриминатор, схему

J сравнения, блок памяти, счетчик адреса памяти, счетчик числа повторений тестовых комбинаций, генератор тактовой частоты и элементы И и НЕ-И, причем выходы УВМ соединены соответственно с входами регистра конечного адреса, счетчика адреса памяти и блока памяти, выход регистра конечного адреса соединен с первым входом схемы сравнения, выход которой соединен с первыми входами УВМ и элемента И, выходы блока памяти соединены соответственно со входами регистра выходной тестовой комбинации и с первыми входами многоканального амплитудного дискриминатора, контролируемой БИС и элемента НЕ-И, выход которого соединен с первым входом счетчика числа повторений тестовых комбинаций, выход регистра выходной тестовой комбинации соединеь со вторым входом многоканального амплитудного дискриминатора, третий З5 вход которого соединен с выходом контролируемой БИС, а выход — со вторым входом УВМ, выход генератора тактовой частоты соединен со вторыми входами контролируемой БИС и эле- 40 мента И, выход которого соединен со вторым входом счетчика числа повторений тестовых комбинаций, выход счетчика числа, повторений тестовых комбинаций соединен со вто- 45 рым входом счетчика адреса памяти, выход которого соединен со вторыми входами схемы сравнения и блока памяти, а также счетчик циклов, счетчик признака циклов, триггер призна- 50 ка циклов, регистр восстановления адреса и четыре дополнительных элемента И, причем соответствующие выходы блока памяти соединены с первым и вторьи входами первого допол- 55 кительного элемента И, с первыми входами триггера признака циклов, второго дополнительного элемента И и счетчика признака циклов, выходы которого соединены соответственно с третьим входом первого дополнительного элемента И, со вторыми входами второго дополнительного элемента И и элемента НЕ-И и с первым входом третьего дополнительного элемента И, выход второго дополнительного элемента И соединен с первым входом счетчика циклов, второй вход которого соединен с выходом первого допол" нительного элемента И, а выход — со вторым входом триггера признака циклов, выходы триггера признака циклов соединены соответственно со вторым входом .третьего дополнитель ного элемента И и с первым входом четвертогодополнительного элемента И, второй вход которого соединен с выходом

;счетчика адреса памяти, а выход-со входом регистра восстановления адреса, выход которого соединен с третьим входом третьего дополнительного элемента И, выход которого соединен с вторым входом счетчика адреса памяти j1) .

Недостатком известного устройства является его низкая эффективность, которая не позволяет производить многократное повторение тестовых комбинаций в различных произвольных сочетаниях без полной записи всех сочетаний этих комбинаций в памяти.

Целью изобретения является повышение коэффициента использования оборудования.

Поставленная цель достигается тем, что в систему для автоматического контроля БИС введены дешифратор, триггер, регистр, два элемента ИЛИ, три элемента И, три группы элементов И, группа регистров, группа триггеров, причем выходы блока памяти соединены с входами соответственно шестого элемента И, элементов И первой группы, седьмого элемента И и дешифратора,,выходы которого соединены с входами первого, второго и седьмого элементов.И,триггера,соответствующих элементов И первой,второй и третьей групп, соответствующих триггеров группы и первого элемента ИДИ, выход которого соединен с входами пятого, шестого и восьмого элементов И, выходы второго и восьмого элементов И и элементов И третьей группы через второй элемент ИЛИ соединены с входом счетчика

112433 l

15

25

55 адреса, выход которого через элементы И второй группы соединены с входами соответствующих регистров группы, выходы которых соединены с входами соответствующих элементов И третьей группы, выходы триггера признака циклов соединены соответственно с входами восьмого элемента И и элементо И второй группы и входами шестого элемента И и элементов И третьей группы, выходы триггера и триггеров группы соединены с входами первого и второго элементов И и соответствующих элементов И второй и третьей групп.

На чертеже представлена блок-схема системы для автоматического контроля больших интегральных схем.

Система содержит УВМ 1, счетчик

2 адреса памяти, блок 3 памяти,регистр 4 конечного адреса, регистр 5 выходных тестовых комбинаций,контролируемая БИС 6, многоканальный амплитудный дискриминатор 7, счетчик 8 числа повторов тестовых комбинаций, элемент HE-И 9, триггер

10 признака циклов, триггер 11, регистр 12 восстановления адреса, счетчик 13 признака циклов, регистр

14, генератор 15 тактовой частоты, счетчик 16 циклов, схему 17,сравнения, дешифратор 18, элементы ИЛИ 19 и 20, элементы И 21-28, регистры 29 группы, триггеры 30 группы, элементы И 31 первой группы, элементы И 32 .второй группы, элементы И

33 третьей группы.

Система работает следующим образаи.

В исходном состоянии триггер 10, счетчик 13, счетчик 16,,триггеры

30 и триггер 11 устанавливаются в нулевое состояние. к память 3 записывается программа проверки БИС б,.содержащая только набор неббходимых тестовых комбинаций с информационным массивом с указанием последовательности .их вывода из памяти, с указанием только из начального адреса без информационного массива, и подключается проверяемая БИС 6.

УВМ 1 передает в счетчик 2 начальный адрес тестовых комбинаций, записанных в памяти 3, а в регистр

4 — последний адрес тестовых комбинаций для данного типа БИС. В ре гистр 5 из памяти 3 поступает выходная тестовая комбинация каждого контролируемого теста исследуемой

БИС б; с регистра 5 на дискриминатор 7 задается порог каждого канала. В память 3 из УВМ 1 поступает импульс запроса. В каждой ячейке памяти 3 выцелен ряд разряцов, в которых записывается число циклов генератора 15, в течение которых на

БИС 6 должна подаваться данная тестовая комбинация входных воздействий.

При считывании из ячейки памяти

3 последовательно на входы контролируемой БИС б подаются входные воздействия, а число циклов, в течение которых данные воздействия должны подаваться на контролируемую

БИС б,переписывается в обратном коде в счетчик 8 через элемент HE-И 9, управляемый счетчиком 13. Если в разряде памяти 3, управляющем счетчиком 13, записан логический ноль, то элемент НЕ-И- 9 открыт для записи числа повторений тестовых комбинаций в счетчик 8. Импчпьсы генерато1 ра 15 через элемент И 24 поступают на счетчик 8, и при его заполнении наращивается на единицу значение счетчика 2, и память 3 опрашивается по следующему адрес . В случае, если в разряде признака циклов памяти 3 появляется логическая единица, в счетчик 13 записывается эта единица,, одновременно перебрасывается триггер 10, на вход дешифратора 18 поступает информация из памяти 3, обозначающая номер комбинации группы тестов, которая должна циКлически повторяться. Тогда на выходе дешифратора 18 сформируется управляющий сигнал, который через элемент ИЛИ !9 поступает на элемент И 25, через который записывается код на счетчик 16, в котором он записан в обратном коде. Сигнал с элемента ИЛИ 19 через элемент И 26 обеспечивает передачу кода адреса выхода из последнего цикла, поступающего из памяти 3 в регистр 14.

Управляющий сигнал с дешифратора

18 также поступает на соответствующие элементы И 32 и 33. Через соответствующий элемент И 32 начальный адрес первой комбинации групп тестов поступает в соответствующий регистр 29. Сигнал с соответствующего т риггера 3 1 не разрешает прохожде1124331 ние сигнала.с соответствующего регистра 29 через элемент И 33 и элемент ИЛИ 20 на счетчик 2, т.е. осуществляется только запись, а считывания нет,затем по заднему. фронту управляющего сигнала с дешифратора

18 соответствующий триггер 30 переводится в единичное состояние.

Система подготовлена для осуществления циклической работы с первой комбинацией групп тестов. Переход. от такта к такту внутри цикла контроля БИС 6 осуществляется как описано, но код номера комбинации равен нулю, при этом окончание цикла ха.рактеризуется уровнем логического нуля в разряде признака цикла,при воздействии которого через элемент И

23 счетчик 16 увеличивает свое состояние на единицу. В момент действия сигнала окончания цикла из памяти 3 в дешифратор поступает код первой комбинации группы тестов, под действием которого на выходе дешифратора формируется управляющий сигнал для разрешения считывания информации от соответствующего регистра 29.

Следующий запрос в памяти 3 происходит по адресу счетчика 2, т.е. целая группа тестов при этом

-подается на БИС 6 иэ тех же ячеек памяти 3, что и предыцущем цикле, и повторение циклов. работы памяти 3 с одной и той же комбинацией (первой) группы теста происходит до тех пор, пока не происходит переполнение счетчика 16, который сбрасывает триггер 10 в исходное состояние, что разрешает перепись информации с регистра 14 в счетчик 2.

При появлении в любом месте программы контроля БИС.в разряде приз-. нака цикла логической единицы и в разрядах кода соответствующего номеру первой комбинации в схеме, осуществляется считывание информации с первого регистра ?9 в счетчик 2,и следующий запрос происходит по этому адресу.

Для контроля БИС 6 с этой комбинацией, но с другим количеством циклов ее повторов информация о количестве циклов из памяти,3 через

5 открытый элемент И 25 поступает в счетчик 16.

Информация о новом адресе выхода иэ последнего цикла данной комбинации иэ памяти 3 через элемент И 26 поступает в регистр 14, при этом работа системы в цикле осуществляется аналогично описанному.

При выдаче из памяти 3 по очередному адресу кода признака второй, третьей, четвертой комбинаций в работу включаются соответствующие регистры 29,. триггеры 30, элементы И 31.-33,работа которых осуществляется аналогично описанному.

Ксли по ходу выполнения программы контроля БИС 6 какая-либо иэ комбинаций больше не понадобится, то вместо нее можно записать новую.

Для этого в разряде признака перезаписи новой комбинации необходимо записать логическую единицу для кода этой комбинации, тогда через соответствующий элемент И 31 поступает сигнал сброса на соответствующий

30 триггер 30, переводя его в состояние нуля, сигнал с инверсного выхода которого разрешает. записать новую информацию в соответствующий регистр 29 через элемент И 32 с выхода счетчика 2. Аналогично можно обновить все каналы восстановления начального адреса, задавая соответствующий код комбинации в программе и в разряде признака, перезаписи.

4О При совпадении информации в счетчике 2 и регистре 4 схема 17 закрывает элемент И 24, прекращается подача импульсов генератора 15 и контроль БИС 6 заканчивается.

45 Изобретение позволяет производить многократное повторение тестовых комбинаций в различных произвольных сочетаниях беэ полной записи всех сочетаний этих комбинаций в

ОЗУ, что сокращает время записи и ввода. программы в ОЗУ, т.е. по вышает эффективность работы оборудования.

1124331

Составитель В. Логинов

Техред А.Бабинец Корректор Г. Огар, Редактор С. Тимохина

Заказ 8282/39

Тираж 698 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород,. ул. Проектная,4