Устройство для демодуляции двоичных сигналов

 

УСТРОЙСТВО ДЛЯ ДЕМ071УЛЯ1(ИИ . ДВОИЧНЫХ СИГНАЛОВ, содержащее блок преобразования входного сигнала, выход которого соединен с входом линии задержки, блок оценки оценки импульсной реакции, последовательно соединенные первый сзлмматор, второй сумматор, дискриминатор, ключ, реле и регистр, отличающееся тем, что, с целью упрощения устройства путем упрощения блоков обработки сигналов, в него введены управляемые умножители, переключатели, сумматоры-вычитатели, блок управления и коммутатор, причем выход блока преобразования входного сигнала соединен с входом блока оценки импульсной реакции, выходы которого через соответствующие последовательно соединенные управляемые умножители, переключатели, сумматоры-вычитате-. ли соединены с соответствуюпщми входами первого сумматора, причем вторые входы управляемых умножителей и переключателей соединены соответственно с первым и вторим выходами блока управления, третий и четвертый выход которого соединены с одними входами коммутатора, другие входы которого соединены с выходами регистра, один из выходов которого является выходом устройства, выход коммутатора соединен с вторыми входами сумматоров-вычитателей , выходы которых соединены с их третьими входами, третий вход одного переключателя соединен с выходом блока преобразования входно го сигнала, третьи входы остальных переключателей соединены с выходами линии задержки, выход блока . управления соединен с другим входом ключа.

..SU 11244

СОЮЗ СОВЕТСКИХ

З«ЗФ Ю

РЕСПУБЛИК

З(51) Н 04 T. 27/22

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬП ИЙ (21) 3588698/18-09 (22) 10.05.83. (46) 15.11.84. Бюл. Р 42 (72) Е.О.Хабаров, А.А.Обухов, В.Н.Варыгин и С.Н.Беляев (71) Куйбышевский электротехнический институт связи ,(53) 621.394.62(088,8) (56) 1. Авторское свидетельство СССР

:В 794763, кл. Н 04 L 27/22, 1979.

2. Авторское свидетельство СССР

В 794767,, кл. Н 04 Ь 27/22, 1979, (54)(57) устРОЙСтВО для дКМОдуЛяцИИ

ДВОИЧНЫХ СИГНАЛОВ, содержащее блок преобразования входного сигнала, выход которого соединен с входом линии задержки, блок. оценки оценки импульсной реакции, последовательно соединенные первый сумматор, второй сумматор, дискриминатор, ключ, реле и регистр, отличающееся тем, что, с целью упрощения устройства путем упрощения блоков обработки сигналов в него введены упраеУ ляемые умножители, переключатели, сумматоры-вычитатели, блок управления и коммутатор, причем выход блока преобразования входного сигнала соединен с входом блока оценки импульсной реакции, выходы которого через соответствующие последовательно соединенные управляемые умножители, переключатели, сумматоры-вычитатели соединены с соответствующими входами первого сумматора, причем вторыевходы управляемых умножителей и переключателей соединены соответственно с первым и вторым выходами блока управления, третий и четвертый выход которого соединены с одними входами коммутатора, другие входы которого соединены с выходами регистра, один ф из выходов которого является выходом устройства, выход коммутатора соединен с вторыми входами сумматоров-вычитателей, выходы которых соединены с их третьими входами, третий е вход одного переключателя соединен с выходом блока преобразования входно го сигнала, третьи входы остальных переключателей соединены с выходами линии задержки, пятый выход блока управления соединен с другим входом ключа.

1124446

Изобретение относится к электросвязи и может быть использовано з телеграфии, передаче данных и в дру1гих системах передачи дискретных сообщений по каналам с рассеянием энергии сигналов во времени.

Известно устройство для демодуляции дискретных сигналов, содержащее блок измерения импульсной реакции канала, блоки суммирования сигналов,. 1ð дискриминатор, соединенный с интегратором вычислительного блока, блоки вычитания, соединенные с выходами линии задержки (i) .

Однако известное устройство очень громоздко.

Наиболее близким к предлагаемому по техническому решению является устройство для демодуляции двоичных сигналов, содержащее блок преобра- 2б зования входного сигнала, выход которого соединен с входом линии задержки, блок оценки импульсной реакции, последовательно соединенные пер вый сумматор, второй сумматор,дискриэ g5 минатор, ключ, реле и регистр .(2 .

Однако известное устройство обладает сложной конструкцией.

Пель изобретения — упрощение устройства путем упрощения блоков обработки сигналов.

Поставленная цель достигается тем, что в устройство для демодуляции двоичных сигналов, содержащее блок преобразования входного сигнала,N выход которого соединен с входом линии задержки, блок оценки импульсной реакции, последовательно соединенные первый сумматор, второй сумматор, дискриминатор, ключ, реле и регистр, 40 введены управляемые умножители, переключатели, сумматоры-вычитатели, блок управления и коммутатор, причем выход блока преобразования входного сигнала соединен с входом блока 45 оценки импульсной реакции, выходы которого через соответствующие последовательно соединенные управляемые умножители, переключатели и сумматоры-вычитатели соединены с соответствующими входами первого сумматора, причем вторые входы управляемых умножителей и переключателей соединены соответственно с первым и вторым выходами блока управления, третий и 55 четвертый выход которого соединены с одними входами коммутатора, другие входы которого соединены с выходами регистра, один из вь:ходов которого является выходом устройства, выход коммутатора соединен с вторыми.входами сумматоров-вычитателей, выходы которых соединены с их третьими входами, третий вход одного переключателя соединен с выходом блока преобразования входного сигнала, третьи входы остальных переключателей соединены с выходами линии задержки, пятый выход блока управления соединен с другим входом ключа.

На фиг. 1 изображена структурная электрическая схема предлагаемого уст— ройства, на фиг. 2 — структурная схема блока управления.

Устройство для демодуляции двоичных сигналов содержит блок 1 преобразования входного сигнала, блок

2 оценки импульсной реакции, линию 3 задержки, управляемые умножители 4, переключатели 5, сумматорывычитатели 6, сумматоры 7 и 8, дискриминатор 9, ключ 10, реле 11, регистр 12, блок 13 управления, коммутатор 14.

Устройство работает следующим образом.

Сигнал с выхода канала связи поступает .на вход блока 1 преобразования входного сигнала. Этот блок имеет n=2F. Т выходов, с которых снимаются и цифровых последовательностей отсчетов входного сигнала, взятых с периодом, равным одному тактовому интервалу Т и сдвинутых друг .относительно друга на интервал времени h t = Т/и, т.е. блок 1 совмещает в себе функции дискретизатора и аналого-цифрового преобразователя. Сигналы с и выходов блока 1 поступают на входы l1. ветвей обработки входного сигнала, каждая из которых содержит блок 2 оценки импульсной реакции канала связи, линию 3 задержки, управляемые умножители 4, переключатели 5, сумматоры-вычитатели 6, сумматор 7.

В каждой из ветвей обработки эти сигналы поступают на вход блока 2

Ф. оценки импульсной реакции канала связи на одиночную посылку и на вход линии 3 задержки.

Задачей блока 2 оценки импульсной реакции канала является вычисление на основе анализа принимаемого сигнала Z(t) отсчетов реакции канала

1124446

91

92

922-!

1О

©-м+1

20

0 во

z(e) г((1+1) т) г((+н-1) т) Г!

Iz %= ! !

45 связи на одиночную посылку, взятых через интервал времени Т .

=ф(т) g,= (21 );..... (М- (Мт)11 и формирование иэ этих величин следующих векторов:

Векторы Ю „ G y< представляют собой совокупности отсчетов реакций канала связи на одиночную посылку, сдвинутых друг относительно друга на тактовый интервал Т и ограниченных интервалом (О, Т = MT).

На выходах линии задержки 3 имеетя совокупность текущих отсчетов вектор) принимаемого сигнала Z(t) взятых через один тактовый интервал " 35

Т на интервале анализа iT,(i+M-1)Т

В течение тактового интервала Т происходят четыре этапа обработки сигналов.

На первом этапе переключатели 5 подключают входы сумматоров-вычи- 50 тателей 6 к выходам линии 3 задержки. На управляющие входы сумматороввычитателей 6 с выхода блока 13 управления через коммутатор 14 при этом поступает сигнал, соответствую- 55 щий режиму работы "Сложение", и на выходах сумматоров-вычитателей 6 образуется вектор Й, .

На втором этапе переключатели 5 е !. подключают входы сумматоров-вычитятелей 6 к входам управляющих умножителей 4, которые на данном этапе обработки работают в режиме "Умножение на 1". При этом с выхода блока 2 оценки импульсной реакции канала на входы сумматоров-вычитателей 6 через управляемые умножители 4 и,переключатели 5 последовательно поступают векторы Gм,1, См;2,. С-1, а на управляющие входь! сумматоров-вычитателей 6 с выхода регистра 12 через коммутатор 14 последовательно посту-! и 4 пают величины а °,,а; „,.....а. которые являются решениями, принятыми в предыдущие такФовые интервалы относительно знаков посылок, предшествовавших демодулируемой. В результате этого на выходах сумматоров-вычитателей 6 образуется вектор отсчет тов разностного сигнала Z; = Z; л — а; „„С„„-С!,С 1,который соответствует вектору отсчетов принимаемого сигнала, из кбторого вычтены последействия от всех посылок, предшествовавших демодулируемой.

На третьем этапе с выходов блока 2 оценки импульсной реакции канала на входы сумматоров-вычитателей 6 через управляемые умножители 4 (в режиме

"Умножение на 1") и переключатели 5 последовательно подаются векторы

G,,G ...С,„»„ . При этом на управляющие входы сумматоров-вычитателей 6 с выхода блока 13 управления через коммутатор 14 поступает сигнал, соответствующий режиму работы "Вычи-!! тание . В результате этого на выходах сумматоров-вычитателей 6 образуется вектор (совокупн с ь отсчетов) сигнала сравнения L разност-! !! ного сигнала Z,(t) и исходного опор(ного сигнала S!(t7

0 1

° ф(<} «е Л ц (i)

=Z --С -G—

Ф-! .!

-С =7.

Вектор S, представляе!т собой со (! вокупность отсчетов отрезка ожидаемого полезного сигналя, ограниченного интервалом анализа )i,Т,(+М-1)Т), иэ которого вычтены последействия всех посылок, предшествовавших демодулируемой, т.е. сигнала соответствующего кодовой комбинации ° "® ((t-iT)igt,-(i Þ) « (И ("

1124446 выходе сумматора 8 последовательно формируются величины

На четвертом этапе управляемые умножители 4 переходят в режим работы "Умножение на 2", а на входы сумматоров-вычитателей б через управ10 ляемые умножители 4 и переключатели 5 в определенной последовательности поступают векторы С„,G,....G>, При этом на управляющие входы сумматоров-вычитателей 6 с выхода блока 13 управления через коммутатор 14.

15 подается последовательность управляющих сигналов, которые переводят сумматоры-вычитатели 6 из состояния "Сложение" в состояние "Вычитание" и обратно. В результате этого 20 на выходах сумматоров-вычитателей 6 последов тельно образуются векторы L L > ..... Е„,„, которые ц1 - (<) (0

2 представляют собой совокупности

25 отсчетов сигналов сравнения разностного сигнала Z (t) и всех возмож": ю ных UIIopBbK сигналов S у (t) i Syg (Й) соответствующих всем возможным () (<1 л1 2 кодовым комбинациям А, А „...А,„ двоичных символов à, а,.. ° .а,30 с01 (;) тv) 1+

Каждый вектор L ... -L „.-..L представляет собой совокупность величин, которые появляются на выходах накапливающих сумматоров-вычитателей 6 35

Величина 1,„,....1ц „,к подают45 ся на входы сумматора (схемы геометрического сложения) 7, вследствие чего на выходе поочередно появляются величины

Эти величины поочередно подаются на один из входов сумматора 8, на другие входы которого поступают аналогичные сигналы с других ветвей обработки. В результате этого на-\ где индекс Г обозначает номер ветви об(42 работки. Величина Р„характеризует квадрат расстояния" между отрезком разност. ного сигнала Z, (t) и соответствующим отрезком опорного сигнала S (t) в пространстве принимаемых сигналов на интервале анализа.

Величины Э „ поочередно поступают на вход дискриминатора (схемы сравнения и выбора) 9, где они последовательно сравниваются между собой, в результате чего выбира() ется минимальное значение D, соответствующее некоторой кодовой комбие

При этом импульс с выхода дискриминатора 9 замыкает ключ 10, и (<) знак первой посылки комбинации А, поступающий от блока 13 управленйя, через ключ 10 и реле 11 записывается в первый триггер регистра 12 (прол исходит регистрация величины а ).

Выходом всего устройства для демодуляции является первый выход регистра 12.

Функционирование предлагаемого устройства обеспечивает блок 13 управления. Он вырабатывает сигналы, которые производят следующие действия: переводят управляемые умножители 4 из режима "Умножение на 1" в режим "Умножение на 2" и обратно, подключают выходы переключа.— телей 5 к линии 3 задержки или к управляемым умножителями 4, переводят сумматоры-вычитатели 6 в режим "Сложение" и "Вычитание", подключают выход коммутатора 14 к блоку 13 управления или к одному из вы. ходов регистра 12.

Кроме того, блок управления выдает последовательность знаков первых посылок комбинаций A(.

Один из возможных вариантов схемы блока управления изображен на фиг,2.

Генератор 15 выдает непрерывную по следовательность импульсов с периодом Т. Счетчик 16 обеспечивает последовательность чисел. В блоке 17" последовательность чисел преобразуется в другую последовательность

1124446

Atc 1

f 13аЗб Ф 5

Фиг,2

Составитель Н.Лазарева

Техред Т.Маточка

Корректор Н.Король

Редактор Л.Веселовская

Заказ 8299/45 Тираж 634

ВНИИПИ Гасударственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Филиал ППП "Патент", г.Ужгород, ул.Проектная, 4 чисел, т.е. блок 17 является преобразователем када. Он может быть выполнен, например, на диодах, на элементах И и ИЛИ, Наиболее экономичным является использование в качестве преобразователя кода постоянного запоминаюшего устройства (ПЗУ).

Положительный эффект от применения данного устройства заключается в том, что па сравнению с известным уменьшается сложность его реализации, что особенно заметно при цифровой обработке сигналов. е