Устройство для оценки сходимости усеченного ряда хаара

 

УСТРОЙСТВО ДЛЯ ОЦЕНКИ СХОДИМОСТИ УСЕЧЕННОГО РЯДА ХААРА, содержащее первый накапливающий сумматор, первый квадратор и вьгчитатель, отличающееся тем, что, с целью уменьшения времени оценки сходимости , в него введены второй и третий накапливающие сумматоры второй квадратор , делитель, элемент задержки, первый и второй управляемые делители частоты и блок памяти, информационный выход которого подключен к входу второго квадратора и входу первого накапливакяцего сумматора, выход которого подключен к входу первого квадратора , выход которого подключен к первому входу делителя, выход которого подключен к первому входу вычитателя , выход которого подключен к вхо« v S tj i ду третьего накапливающего сумматора, выход которого является информацион-.. ным выходом устройства, информационный выход первого управляемого делителя .частоты подключен к адресному входу блока памяти, информационный вход которого является информах ионным входом устройства, выход переполнения первого управляемого делителя частоты подключен к управляющему входу первого управляемого делителя частоты , установочному входу второго управляемого делителя частоты и второму входу делителя, третий вход которого соединен с. управляющими входами блока памяти и второго управляемого делителя и является первым СО установочным входом устрЫ1ства, втос рым установочным входом которого является установочный вход первого управляемого делителя частоты, счетный вход которого соединен со счетным входом второго управляемого делителя частоты и является входом синхрони:о о эо зации устройства, выход переполнения второго управляемого делителя lacToты подключен к входу синхронизации первого квадратора и входу элемента задержки, выход которого подключен к DO входу обнуления первого накапливающего сумматора и входу обнуления вто рого накапливающего сумматора, выход которого подключен к второму входу вычитателя, а выход второго квадратора подключен к входу второго накапливающего сумматора.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК ае (и) 9(И) G 06 F 15 332

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНР ЙТИЙ

ОПИСАНИЕ ИЭО6РЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 643234/24-24 (22) 20 ° 09.83 (46) 23.12.84. Бюл. В 47 (72) l0.Â.Ñîáîëåâ, И.И.Москаленко, П.Ф.Поляков.,и В.Г.Иванов (71) Харьковский институт инженеров железнодорожного транспорта им.С.М.Кирова (53) 681. 32 (088. 8) (56) 1. Алексич Г. Проблемы сходимости ортогональных рядов. М., "Иностранная литература", 1963, с.54.

2. Трахтман А.М.. Введение в обобщенную спектральную теорию сигналов.

М., "Советское радио", 1972, с.116 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ ОЦЕНКИ СХОДИМОСТИ УСЕЧЕННОГО РЯДА ХААРА, содержа- щее первый накапливающий сумматор, первый квадратор и вычитатель, о тл и ч а ю щ е е. с я тем, что, с целью уменьшения времени оценки сходимости, в него введены второй и третий накапливающие сумматоры второй квадратор, делитель, элемент задержки, первый и второй управляемые делители частоты и блок памяти, информационный .выход которого подключен к входу второго квадратора и входу первого накапливающего сумматора, выход которого подключен к входу первого квадратора, выход которого подключен к первому входу делителя, выход которого подключен к первому входу вычитателя, выход которого подключен к входу третьего накапливаюцего сумматора, выход которого является информацион-,. ным выходом устройства, информационный выход первого управляемого делителя частоты подключен к адресному входу блока памяти, информационный вход которого является информационным входом устройства, выход переполнения первого управляемого делителя частоты подключен к управляющему входу

- первого управляемого делителя частоты, установочному входу второго управляемого делителя частоты и второму входу делителя, третий вход которого соединен с.управляющими входами блока памяти и второго управляемого Я делителя частоты и является первым установочным входом устройства, вторым установочным входам которого яв- ляется установочный вход первого управляемого делителя частоты, счетный Я вход которого соединен со счетным входом второго управляемого делителя .частоты и является входом синхронизации устройства, выход переполнения второго управляемого делителя частоты подключен к входу синхронизации первого квадратора и входу элемента задержки, выход которого подключен к входу обнуления первого накапливающего сумматора и входу обнуления второго накапливающего сумматора, выход которого подключен к второму входу вычитателя, а выход второго квадратора подключен к входу второго накапливакицего сумматора.

1130873

Изобретение относится к телеметрии и вычислительной технике и может быть использовано для передачи и обработки сжатых сообщений.

Известно устройство равномерной оценки сходимости коэффициентов Хаара, содержащее анализатор в базисе

Хаара, сумматор и вычислительный блок (i) .

Недостатком известного устройства 10 является то, что он требует большого времени вычислений для нахождения оценки ошибки обработки.

Наиболее близким к изобретению техническим решением является устрой-15 ство„ содержащее анализатор в базис.е

Хаара, блок умножения, генератор базисных функций Хаара, сумматор, блок вычитания, квадратор и интегратор, причем вход устройства подключен к . 20 входу анализатора в базисе Хаара и второму входу блока вычитания, выход анализатора подключен к первому входу блока умножения, второй вход которого соединен с выходом генератора 25 базисных функций Хаара„ выход блока. умножения подсоединен к входу сумматора, выход которого соединен с первым входом блока вычитания, выход ко.. торого подсоединен к входу квадрато- g0 ра, а выход квадратора соединен с входом интегратора P2) .

Однако это устройство требует больших вычислительных затрат, так как необходимо произвести само орто- З гональное преобразование, т.е. анализ в дискретном базисе Хаара, вос-. становить исходную информацию, т.е. произвести синтез и вычислить ошибку преобразования.

Целью изобретения является уменьшение времени оценки сходимости.

Поставленная цель достигается тем, что в устройство для оценки сходимости усеченного ряда Хаара, содержа-45 щее первый накапливающий сумматор, первый квадратор и вычитатель, введены второй и третий накапливающий сумматорй, второй квадратор, делитель, элемент задержки, первый и вто-50 рой управляемые делители частоты и блок памяти, информационный выход которого подключен к входу второго квадратора и входу первого накапливающего сумматора, выход которого подключен к входу первого квадрато- ра, выход которого подключен к первому входу делителя, выход которого подключен к перво .у входу вычитателя, выход которого подключен к входу третьего накапливающег 3 сумматора, выход которого является информационным выходом устройства, информационный выход первого управляемого делителя частоты подключен к адресному входу блока памяти, информационный вход которого является информационным входом устройства, выход переполнения первого управляемого делителя частоты подключен к управляющему входу первого управляемого делителя частоты, установочному входу второго управляемого делителя частоты и второму входу делителя, третий вход кото- . рого соединен с управляющими входами блока памяти и второго управляемого делителя частоты и является первым установочным входом устройства, вторым установочным входом которого является установочный вход первого управляемого делителя частоты, счетный вход которого соединен со счетным входом второго управляемого делителя частоты и является входом синхронизации устройства, выход переполнения второго управляемого делителя частоты подключен к входу синхронизации первого квадратора и входу элемента задержки, выход которого подключен к входу обнуления первого накапливающего сумматора и входу обнуления второго накапливающего сумматора, выход которого подключен к второму входу вычитателя, а выход второго квадратора подключен к входу второго накапливающего сумматора.

На чертеже представлена блок-схема предлагаемого устройства.

Устройство содержит управляемый делитель 1частоты, блок 2 памяти, управляемый делитель 3 частоты, накапливающий сумматор 4, элемент 5 задержки, квадраторы 6 и 7, накапливающий сумматор 8, делитель 9, вычитатель 10, накапливающий сумматор И.

Исследуя детально природу дискретных функций Хаара, можно заметить, что отбрасывание коэффициента преобразования с последним порядковым номером влияет на восстановлении исходных данных только на последнюю пару отсчетов.

Если задан входной вектор исходных отсчетов размерности И, то функции предлагаемого устройства можно свести к следующим процедурам.

11308

Необходимо отбросить условньп» последний коэффициент ряда с номером N, не вычисляя его, и последнюю пару исходных отсчетов, заменить их среднеарифметическим значением. Затем 5 вычисляется ошибка как сумма квадратов разности между этой парой отсчетов и вычисленным средним значением, отбрасывается следующий (N-1) условных коэффициент ряда и предпоследняя пара отсчетов заменяется их среднеарифметическим. Вычисляется ошибка по описанному правилу и прибавляется к ошибке, полученной на первом шаге. Процедура условного об- «5 нуления коэффициентов продолжается до достижения заданной ошибки, причем порядковые номера заменяемых отсчетов их среднеарифметическим значением соответствуют правилу образова- 20 ния коэффициентов Хаара.

Рассмотрим работу данного устройства при размерности вектора исходных отсчетов, например, равным 16.

Ошибка преобразования при условном, отбрасывании последнего коэффициента определяется как

f =х2+х2 — (х +х ), «6 «s 2 «6 15 при отбрасывании предпоследнего коэф-30 фициента она будет равна

Я =x2+z2 — (x +х ), И «3 2 «4 где х«6„- значения исходных отсчетов.

Так при условном отбрасывании (N/2) коэффициента ошибка будет выглядеть следующим образом

Е =(х +х +х +хг) — (х +х +х +

«с 1s «4 «3 4 «6 «9 14

+ха )2.

Аналогично . будут записаны ошибки при условном отбрасывании других коэффициентов Хаара, причем номера отсчетов, входящих в приведенные выражения, будут соответствовать правилу образования этих коэффициентов.

Работа устройства начинается с подачи синхронизирующего импульса, который позволяет записать в блок 2 памяти исходные отсчеты, поступающие с первого входа устройства.Одновремен- но этот сигнал устанавливает в делителе 3 частоты и делителе 9 коэффициент деления, равный 2.

С входа устройства на вход делителя 1.частоты поступает серия импульсов и этот делитель частоты за73 4 полняется до значения, равного (N+1) .

В конкретном случае в делителе 1 частоты будет записано число 17. Импульсы с входа устройства поступают на счетные входы .соответственно делителя

1 частоты и делителя 3 частоты. Делитель 1 частоты работает на вычитание и в нем жестко устанавливается коэффициент деления, равнь««» И, в данном случае это значение равно 16, т.е. на вьиоде этого делителя частоты сигнал появится в том случае, когда на его счетный вход поступит 16 импульсов.

Делитель 3 частоты работает в обычном счетном режиме и в начале. функционирования имеет коэффициент деления, равный 2. Поступивший первый импульс на вход делителя 1 частоты установит в нем значение, равное (N), т.е. 16.

Двоичное значение этого числа поступает с выхода делителя 1 частоты на адресный вход блока 2 памяти и с выхода этого блока 2 памяти на вход накапливающего сумматора 4 поступает значение отсчета с номером 16. Второй импульс на входе делителя 1 частоты устанавливает в нем значение, равное 15.

Значение отсчета с номером 15 поступит из блока 2 памяти на вход накапливающего сумматора 4 и сложится со значением предыдущего отсчета с номером 16. На выходе делителя 3 частоты появится сигнал и через элемент .

5 задержки поступит на вход накапливающего сумматора 4 и сбросит его в ноль. Значение задержки в элементе 5 незначительно и равно времени срабатывания накапливающего сумматора 4.

Одновременно сигнал с выхода делителя

3 частоты поступает на вход квадратора 6, разрешая тем самым. его работу.

Таким образом, на выходе квадратора

6 будет находится значение (х« +х ) первичных отсчетов. Поделенное на два это значение с выхода делителя 9 поступает на вход вычитателя 1О. Одновременно значения этих отсчетов поступают на квадратор 7 и их просуммированное значение подается на вход вычитателя 10, где из них вычитается значение, поступившее на другой вход вычитателя 10, т.е. образуется значение ошибки E =х +x - -(х +х ) кото«

16 «S»«16 «У рое заносится на накапливающий сумматор 11. Сигнал с выхода элемента 5 задержки поступает на вход накапливающего сумматора 8 и сбрасывает его в

1130873

Заказ 9612/36

Подписное

ВНИИПИ

Тираж 698

В делителе 1 частоты последовательно устанавливается двоичное значейие 14 и 13 и отсчеты с этими -порядковыми номерами считываются из блока 2 памяти, процесс обработки 5 повторяется как описано.

Таким образом, на выходе вычитателя Щ образуется значение ошибки, эквивалентное при отбрасывании предпоследнего коэффициента. Это значение 10 ошибки складывается в накапливающем сумматоре 11 со значением ошибки, полученной as предыдущем шаге, т.е. при условном отбрасывании последнего коэффициента Хаара. 15

Так продолжается до тех пор, пока условно не обнуляется половина коэффициентов Хаара, т,е. пока на вход делителя 1 частоты не поступят 16 импульсов и сигнал с выхода этого дели- 2О теля частоты поступит на входы делителя 3 частоты и делителя 9 и установит в них коэффициент деления, равный 4.

Одновременно этот сигнал поступа- 5 ет на вход делителя 1 частоты и записывает в нем опять значение, равное (0+1), т.е. в данном случае число 17.

Синхроиипульсы с входа синхронизации устройства поступают на входы де.ЗО лителей 1 и 3 частоты и с блока 2 памяти поочередно будут считываться значения отсчетов е номерами х, x>s, x q x Сигнал на выходе делителя 3 частоты будет обнулять сумматор 4 35 уже только при поступлении на его вход четырех импульсов. Соответственно на выходе накапливающего сумматора 4 будет последовательно формиро1ь !% 14 и) выходе квадратора 7 величина (х2+х2+ .

16 IS

Таким образом, на выходе вычитателя 10 .будет сформировано значение ошибки =(х +х2+х2+х )- - (х +х +

Ч О 4 ь

+х „+х ), которое в накапливающем сумматоре 11 складывается со значением ошибки, полученной на предыдущих шагах, т.е. от условного обнуИ ления -„ коэффициентов. Аналогична работа устройства и при условном об-. нулении поспедующих коэффйциентов

Хаара. Так продолжается до повторного обнуления делителя 1 частоты,т.е. когда на его выходе появляется сигнал и работа устройства прекращается.

Это позволяет оценить ошибку преобразования при условном обнулении (N-4) коэффициентов. В дальнейшем обнулении коэффициентов нет необходимости, так как,в противном случае ошибка восстановления исходных данных будет очень большой (больше ЗОХ).

Предлагаемое устройство оценки сходимости усеченного ряда Хаара позволяет существенно сократить число необходимых операций вычислений для нахождения ошибки при отбрасывании коэффициентов .ряда.

Филиал ППВ. "Патент", — г. ужгороде улe Проектная, 4