Устройство для обмена информацией

 

1. УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ , содержащее счетчик, выходы которого соединены с входами дешифратора , основные выходы которого подключены к соответствующим входам блока управления, первый, второй и третий выходы которого соединены соответственно с первым, вторым и третьим входами сдвигового регистра, преобразователь кода, кодирующий блок, декодирующий блок, блок управления коммутатором, управляющие выходы которого подключены к первым входам коммутатора, выходы которого соединены с первыми входами буферного регистра, отличающеес я тем, что, с целью повышения достоверности за счет исправления групповой ошибки, в него введены элемент И, элемент 2И-ИЛИ-НЕ, элемент ИСКЛЮЧАЩЕЕ ИЛИ, элемент ИЛИ., блок сравнения, блок исправления ошибок, анализатор и генератор, выход которого соединен с первым входом преобразователя кодаи с первым дополнительньм входом блока управления, четвертый выход которого подключен к первому входу декодирз тощего блока, основные выходы соединены с основными входами анализатора и с основными входами блoJca сравнения, дополнительный вход которого соединен с пятым выходом блока управления, шестой выход ко-торого подключен к первому входу блока исправления ошибок, второй вход которого соединен с первым выходом анализатора и с вторым дополнительным входом блока управления, седьмой выход которого соединен с входом счетчика и с вторым входом преобразователя кода, первый, второй и третий выходы которого подключены.со (Л oTiBeTCTBeHHo к третьему, четвертому и пятому дополнительным входам блока управления, шестой дополнительный вход которого соединен с третьим входом преобразователя кода,-четвертый вход которого соединен с пер|вым входом блока управления коммусо татором и с восьмым выходом блока управления, девятый выход которого подключен к второму входу декодируюоо ел щего блока, к первому входу кодирующего блока, к четвертому входу сдвигового регистра, к второму входу блока управления - коммутатором и к пятому входу преобразователя кода , шестой вход которого соединен с выходом элемента 2И-ИЛИ-НЕ, первый вход которого Соединен с десятым выходом блока управления, одиннадцать и. двенадцатьгй выходы которого подключены соответственно к третьему и четвертому входам декодирующего блока, : дополнительный выход которого соединен с первым входом элемента

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„,Я0„„1131035 А

З(бц Н 04 L 25/40

ОПИСАНИЕ ИЗОБРЕТЕНИЯ /„„-":

К ABTOPCKOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ.(21) 3523531/24-09 (22) 16.12.82 (46) 23.12.84. Бюл. 47 (72) А.И, Садовникова, Ф.Ю.Трутце и А.Н. Хрусталев (53) 621.394.6(088.8) (56) 1. М6800 Мicroprocessor Appli-.

cation Nanual Microcomputer. ЭАТА

ВООК, ЭАТА, Inc. Cordura, Comp.

Orange, N.J.Izt. Fdition, 1976, р. 178.

2, Авторское свидетельство СССР по заявке Ф 3388934/18-09, кл. Н 04 L 25/38, 18.01.82 (прототип) (54) (57) 1. УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ, содержащее счетчик, выходы которого соединены с входами де.шифратора, основные выходы которого подключены к соответствующим входам блока управления, первый, второй и третий выходы которого соединены соответственно с первым, вторым и третьим входами сдвигового регистра, преобразователь кода, кодирующий блок, декодирующий блок, блок управления коммутатором, управляющие выходы которого подключены к первым входам коммутатора, выходы которого соединены с первыми входами буферного регистра, о т л и ч а ю щ е ес я тем, что, с целью повышения достоверности эа счет исправления групповой ошибки, в него введены элемент И, элемент 2И-ИЛИ-НЕ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент ИЛИ, блок сравнения, блок исправления ошибок, анализатор и генератор, выход которого соединен с.первым входом преобразователя кода и с первым дополнительным входом блока управления, четвертый выход которого подключен к первому входу декодирующего блока, основные выходы которого соединены с основными входами анализатора и с основными входами блока сравнения, дополнительный вход которого соединен с пятым выходом блока управления, шестой выход которого подключен к первому входу блока исправления ошибок, второй вход которого соединен с первым выходом анализатора и с вторым дополнительным входом блока управления, седьмой выход которого соединен с входом счетчика и с вторым входом преобразователя кода, первый, .второй и Pg третий выходы которого подключены соответственно к третьему, четвертому и пятому дополнительным входам блока управления, шестой дополнительный вход которого соединен с третьим входом преобразователя кода,.чет1 вертый вход которого соединен с пер вым входом блока управления коммутатором и с восьмым выходом блока управления, девятый выход которого подключен к второму входу декодирую- 4Р щего блока, к первому входу коди- CQ рующего блока, к четвертому входу Ql сдвигового регистра, к второму входу блока управления. коммутатором и к пятому входу преобразователя кода, шестой вход которого соединен с выходом элемента 2И-ИЛИ-НЕ, первый вход которого соединен с десятым выходом блока управления, одиннадцатый и двенадцатый выходы которого подклю- чены соответственно к третьему и четвертому входам декодирующего блока,: дополнительный выход которого соединен с первым входом элемента

11З

ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого подключен к первому выходу сдвигOBQ го регистра и к второму входу кодирующего блока, третий вход которого соединен с вторым входом элемента

2И-ИЛИ-НЕ и с тринадцатым выходом блока управления, четырнадцатый выход которого соединен с управляющим входом буферного регистра, выходы которого подключены к пятым входам сдвигового регистра, шестой вход которого соединен с первым дополнительным выходом дешифратора, второй дополнительный выход которого соединен с третьим входом блока исправления ошибок, четвертый, пятый и шестой входы которого подключены соответственно к второму, третьему и четвертому выходам анализатора, пятый выход которого соединен с первым входом элемента ИЛИ, второй вход которого подключен к первому выходу блока исправления ошибок, второй выход которого соединен с первым входом элемента И, выход которого подключен к седьмому дополнительному входу блока управления, третий выход которого соединен с четвертым входом кодирующего блока, выход которого соединен с третьим входом элемента 2И-ИЛИНЕ, четвертый вход которого подключен к второму выходу сдвигового регистра, третьи выходы которого соединены с вторыми входами коммутатора, выход блока сравнения соединен с седьмым входом блока исправления ошибок, третий и четвертый выходы которого соединены соответственно с пятым и шестым входами декодирующего блока, третий дополнительный выход дешифратора подключен к дополнительному входу анализатора, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к второму входу элемента И выход элемента ИЛИ соединен с третьим входом блока управления коммутатором, 1 тактовый выход которого является синхронизирующим выходом устройства для обмена информацией, синхронизирующим входом которого является синхронизирующий вход блока управления, шестой дополнительный вход которого является управляющим входом устройства для обмена информацией, контрольным выходом которого является пятый выход блока исправления ошибок, информационными входами устройства для обмена информацией являются информационные входы преоб1035 разователя кода и буферного регистра, информационные выходы которых являются информационными выходами устройства для обмена информацией, входом начальной установки которого является восьмой дополнительный вход блока управления.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что кодирующий блок содержит одиннадцать триггеров, пять элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент И, выход которого соединен с первым входом первого элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ, с первым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ» с первым входом,третьего ° элемента

ИСКЛЮЧАЮЦЕЕ ИЛИ, с первым входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с первым входом первого триггера, выход которого соединен с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ, выход которого соединен с первым входом второго триггера, выход которого соединен с первым входом третьего триггера, выход которого соединен с первым входом четвертого триггера, выход которого подключен к второму входу второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом пятого триггера, выход которого соединен с первым входом шестого триггера, выход которого соединен с первым входом седьмого триггера, выход которого подключен к второму входу третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого. соединен с первым входом восьмого триггера, выход которого подключен к второму входу четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом девятого триггера, выход которого соединен с первым входом десятого триггера, выход которого соединен с первым входом одиннадцатого триггера, Выход которого подключен к первому входу пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом элемента И, второй вход которого является третьим входом кодирующего блока, иричем вторые и третьи входы первого, второго„ третьего, четвертого, пятого, шестого, седьмого, восьмого, девятого, десятого и одиннадцатого триггеров соответственно объединены и являются соответствейно первым и четвертым входами кодирующего блока, 1131 вторым входом которого является второй вход пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого является выходом кодирующего блока.

3. Устройство по и. 1, о т л ич а ю щ е е с я тем, что декодирующий блок содержит одиннадцать триггеров, три элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ и три элемента И, причем выход первого элемента И соединен с первым входом первого элемента ИСКЛЮЧйОЩЕЕ ИЛИ и с первым входом второго элемента ИСКЛОЧАЮЩЕЕ ИЛИ; выход которого соединен с первым входом первого триггера, единичный выход которого соединен с первым входом второго триггера, единичный выход которого соединен с первым входом третьего триггера, единичный выход которого соединен с первым входом четвертого триггера, единичный выход которого соединен с первым входом пятого триггера, единичный выход которого

:соединен с первым входом шестого триггера, единичный выход. которого соединен с первым входом седьмого т триггера, единичный выход которого соединен с вторым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход второго элемента И соединен с первым входом третьего .элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с первым входом восьмого триггера, единичный выход которого подключен к второму входу третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом девятого триггера, единичный выход которого соединен с первым входом десятого триггера, единичный выход которого подключен к первому входу одиннадцатого триггера, единичный выход которого соединен с первым входом третьего элемента И и с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к первому входу второго элемента И, второй вход которого является пятым входом декодирующего блока, первым и третьим входами которого являются соответственно первый и второй входы первого элемента И, шестым входом декодирующего блока является второй вход третьего элемента И, выход которого является дополнительным выходом декодирующего блока, основными выходами которого являются инверсные выходы первого, второго, третьего, четвертого, пятого, 035 шестого, седьмого, восьмого, девятого, десятого и одиннадцатого триггеров, вторые и третьи входы которых соответственно объединены и являются соответственно вторым и четвертым входами декодирующего блока.

4. Устройство по.п. t, о т л и-. ч а ю щ е е с я тем, что анализатор содержит шесть элементов И, элемент ИЛИ-НЕ и элемент HE выход которого соединен с первым входом элемента ИЛИ-НЕ, второй вход которого соединен с первым входом пер вого элемента И и с выходом второго элемента И, первый вход которого соединен с выходом третьего элемента И, первый вход которого подключен к выходу четвертого элемента И, выход пятого элемента И соединен с вторым входом второго Улемента И, выход шестого элемента И подключен к второму входу третьего элемента И, вход элемента HE соединен с вторым входом первого элемента И и является дополнительным входом анализатора, основными входами которого являются входы четвертого, пятого и шестого элементов И, первым выходом анализатора является выход элемента НЕ, выход шестого элемента И является вторым выходом анализатора, третьим, четвертым и пятым выходами которого являются соответственно выход пятого элемента И, выход третьего элемента И и выходпервого элемента И, 5. Устройство по п. t о т л и— ч а ю щ е е с я тем, что блок исправления ошибок содержит три триггера, два элемента И, два элемента И-НЕ, элемент ИЛИ-НЕ и элемент

НЕ, выход которого соединен с первым входом первого элемента И, второй вход которого подключен к первому входу первого триггера и к первому входу второго элемента И, второй вход которого соединен с первым входом второго триггера, с входом э элемента НЕ и с первым входом третье. го триггера, выход которого подключен к первому входу первого элемента

И-НЕ, второй вход которого подключен к выходу второго триггера, второй вход которого соединен с вторым входом первого триггера, выход вто- рого элемента И-НЕ подключен к первому входу элемента ИЛИ-НЕ, выход

113 которого подключен к второму входу третьего триггера, выход которого является четвертым выходом блока исправления ошибок., первым, вторым и третьим выходами которого являются соответственно выход второго элемента И, выход первого триггера н выход первого элемента И, второй вход элемента ИЛИ-НЕ является первым входом блока исправления ошибок, вторым и третьим входами которого являются соответственно второй и первый входы первого триггера, первый вход второго триггера является четвертым входом блока исправления ошибок, пятым, шестым и седьмым входами ко торого являются соответственно первый вход второго элемента И-HE третий вход элемента ИЛИ-НЕ и второй вход второго элемента И-НЕ, причем выход первого элемента И-НЕ является пятым выходом блока исправления ошибок.

6 ° Устройство по rr °,1, о т л ич а ю щ е е с я тем, что блок сравнения содержит четыре элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент ИЛИ-НЕ, элемент И, первый вход которого подключен к выходу элемента ИЛИ-НЕ, первый, второй, третий и четвертый входы которого соединены с выходами соответственно первого, второго третьего и четвертого элементов

ИСКЛЙЧАКЩЕЕ ИЛИ, входы которых являются основными входами блока сравнения, дополнительным входом которого

1035 является второй вход элемента И, выход которого является выходом блока сравнения.

?. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что блок управления коммутатором содержит счетчик, дешифратор, триггер, три элемента И, два элемента ИЛИ и элемент НЕ, вход которого подключен к первому входу первого элемента И и к первому входу второго элемента И. выход которого соединен с первым входом триггера, второй вход которого соединен с выходом первого элемента ИЛИ, первый вход которого подключен к первому выходу дешифратора, вторые выходы которого соединены с входами второго элемента ИЛИ, выход которого подключен к второму входу первого элемента И, выход элемента НЕ соединен с первым входом третьего элемента И, второй вход которого подключен к выходу триггера, выход третьего элемента И соединен с входом счетчика, выходы которого подключены к входам дешифратора, вторые выходы которого являются управляющими выходами блока управления коммутатором, тактовым выходом которого является выход первого элемента И, вход элемента НЕ, второй вход первого элемента ИЛИ и второй вход второго элемента И являются соответственно первым, вторым и третьим входами блока управления коммутатором.

Изобретение относится к технике связи и может быть использовано в вычислительных системах для передачи информации по каналам связи.

Известно устройство для передачи и приема данных, содержащее передающий сдвиговый регистр, соединенный группой входов с регистром передачи данных, входы которого соединены с информационным буферным регистром, вторая группа выходов которого соединена с управляющим регистром, выход которого соединен с блоком управления передачей, блок выборки, 2 первый выход которого соединен с блоком управления передачей,,регистр состояния, вход-.выход которого соединен с блоком прерывания, регистр

5 приема данных, группа входов которого соединена с приемным сдвиговым регистром, первый вход которого соединен с входом устройства, с блоком

t0. синхронизации и с входом блока контроля по четности, выход которого соединен с блоком управления приемом, блок управления приемом, вход которого соединен с управляющим регистром, 15 тактовый генератор, соединенный с блоком синхронизации (13. седьмой выход которого соединен C входом счетчика и с вторым входом преобразователя кода, первый, второй и третий выходы которого подклювходам блока управления, шестой дополнительный вход которого соединен с третьим входом преобразователя кода четвертый вход которого соединен с первым входом блока управления коммутатором и с восьмым выходом блосдвигового регистра, к второму Входу блока управления коммутатором и к ходом элемента 2И-ИЛИ-НЕ, первый вход которого соединен с десятым выходом блока управления, одиннадцатый и двенадцатый выходы которого подключены соответственно к третьему . и четвертому входам декодирующего блока, дополнительный выход которого соединен с первым входом элемента

ИСКЛЮЧАИЩЕЕ ИЛИ, второй вход которого подключен к первому выходу сдвигового регистра и к второму входу торого соединен с вторым входом элемента 2И-ИЛИ-НЕ и с тринадцатым выходом блока управления, четырнадцатый выход которого соединен с управляющим входом буферного регистра, выходы которого подключены к пятым входам сдвигового регистра, шестой вход которого соединен с первход которого подключен к первому выходу блока исправления ошибок, второй выход которого соединен с первым входом элемента И, выход которого подключен к седьмому дополнительному входу блока управления, третий выход з 1131035 4

Недостатком этого устройства яв- блока исправления ошибок, второй ляется значительное число связей вход которого соединен с первым с объектом, что приводит к увеличе- выходом анализатора и. с вторым донию габаритов и снижению надежности полнительным входом блока управления, устройства.

Наиболее близким техническим решением к изобретению является устройство для обмена информацией, содер жащее счетчик, выходы которого соеди- чены соответственно к третьему, нены с входами дешифратора, основные 10 .четвертому и пятому дополнительным выходы которого подключены к соответствующим входам блока управления первый, второй и третий выходы ко- торого соединены соответственно с первым, вторым и третьим входамИ сдвигового регистра, преобразователь кода, кодирующий блок, декодирующий ка управления, девятый выход котороблок, блок управления коммутатором, ro подключен к второму входу декоуправляющие выходы которого подклю- дирующего блока, к первому входу кочены к первым входам коммутатора, вы- дирующего блока, к четвертому входу

20 ходы которого .соединены с первыми входами буферного регистра 52 ).

Однако известное устройство об- пятому входу преобразователя кода„ ладает недостаточной достоверностью. шестой вход которого соединен с выЦель изобретения — повышение дос25 товерности за счет исправления групповой ошибки.

Для этого в устройство для обмена информацией, содержащее счетчик, выходы которого соединены с входами дешифратора, основные выходы кото30 рого подключены к соответствующим входам блока управления, первый, второй и третий выходы которого соединены соответственно с первым, вторым и третьим входами сдвигового 5 кодирующего блока, третий вход корегистра, преобразователь кода, кодирующий блок, декодирующий блок, блок управления коммутатором, управляющие выходы которого подключены к первым входам коммутатора, выходы которого соединены с первыми входами буферного регистра, введены элемент И, элемент 2И-ИЛИ-НЕ,, элемент ИСКЛ10ЧАНЦЕЕ ИЛИ, элемент вым дополнительным выходом дешифраИЛИ, блок сравнения, блок исправле- 45 тора, второй дополнительный выход ния ошибок, анализатор и генератор, которого соединен с третьим входом выход которого соединен с первым блока исправления ошибок, четвертый, входом преобразователя кода и с пер- пятый и шестой входы которого подклюЬым дополнительным входом блока уп- чены соответственно к второму, равления, четвертый выход которого 50 третьему и четвертому выходам аналиподключен к первому входу декоди- затора, пятый выход которого соединен рующего блока, основные выходы ко- с первым входом элемента ИЛИ, второй торого соединены с основными входами анализатора и с основными входами блока сравнения, дополнительный 55 вход которого соединен с пятым выходом блока управления, шестой выход которого подключен к первому входу

ЬО

S 11310 которого соединен с четвертым входом кодирующего блока, выход которого соединен с третьим входом элемента

2И-ИЛИ-НЕ, четвертый вход которого подключен к второму выходу сдвигового регистра, третьи выходы кото5 рого соединены с вторыми входами коммутатора, выход блока сравнения соединен с седьмым входом блока исправления ошибок, третий и четвертый выходы которого соединены соответственно с пятым и шестым входами декодирующего блока, третий дополнительный выход дешифратора подключен к дополнительному входу анализатора, выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к второму входу элемента И, выход элемента ИЛИ соединен с третьим входом блока управления коммутатором, тактовый выход которого является синхронизирующим выходом устройства для обмена информацией, синхронизирующим входом которого является синхронизирующий вход блока управления, шестой дополнительный вход которого является управляющим входом устройства для обмена информацией, контрольным выходом которого является пятый выход блока исправления ошибок, инфор30 мационными.входами устройства для обмена информацией являются информационные входы преобразователя кода и буферного регистра, информационные выходы которых являются информационными выходами устройства для обмена информацией, входом на"чальной установки которого является восьмой дополнительный вход блока управления.

Пои этом кодирующий блок содержит одиннадцать триггеров, пять элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент И выход которого соединен с первым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, с первым входом второго. элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, с первым входом третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, с первым входом четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и с первым входом первого триггера, выход которого соединен с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ, выход которого соединен с первым входом второго триггера, выход которого соединен с первым входом третьего триггера, выход которого соединен с первым входом четвертого триггера, выход которого подключен

35 6 к второму входу второго элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом пятого тригге-j ра, выход которого соединен с первым входом шестого триггера, выход

1которого соединен с первым входом седьмого триггера, выход которого подключен к второму входу третьего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом восьмого триггера, выход которого подключен к второму входу четвертого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен с первым входом девятого триггера, выход которого соединен с первым входом десятого триггера, выход которого соединен с первым входом одиннадцатого триггера, выход которого подключен к первому входу пятого элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого сое. динен с первым входом элемента И, второй вход которого является третьим входом кодирующего блока, причем вторые и третьи входы первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого девятого, десятого и одиннадцатого триггеров соответственно объединены и являются соответственно первым и четвертым входами кодирующего блока, вторым входом которого является второй вход пятого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый вход которого является выходом кодирующего блока.

При этом декодирующий блок содержит одиннадцать триггеров, три элемента ИСКЛЮЧАЮЩЕЕ ИЛИ,и три элемента И, причем выход первого элемента И соединен с первым входом первого Элемента HCKJHPiAK65E ИЛИ и с первым входом второго элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соеди. нен с первьвл входом первого триггера, единичный выход которого соединен с первым входом второго триггера, единичный выход которого соединен с первым входом третьего триггера, единичный выход которого соединен с первым входом четвертого триггера, единичный выход которого соединен с первым входом пятого триггера, единичный выход которого соединен с первым входом шестого триггера, единичный выход которого соединен с первым входом седьмого триггера, единичный выход которого соединен с вторым входом второго элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход второго элемента И

035 8 четвертым и пятым выходами которого

1131

7 соединен с первым входом третьего элемента ИСКЛЮЧАЮЦ1ЕЕ ИЛИ и с первым входом восьмого триггера, единичный выход которого подключен к второму входу третьего элемента ИСКЛЮЧАЮЦЕЕ ИЛИ, выход которого, соединен с !

5 первым входом девятого триггера, единичный выход которого соединен с первым входом десятого триггера, единичный выход которого подключен к первому входу одиннадцатого триггера, единичный выход которого соединен с первым входом третьего элемента И и с вторым входом первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого подключен к первому входу второго элемента И, второй вход которого является пятым входом декодирующего блока, первым и третьим входами которого являются соответственно первый и второй входы первого элемента

И, шестым входом декодирующего блока является второй вход третьего элемента И, выход которого является дополнительным выходом декодирующего блока, основными выходами которого являются инверсные выходы первого, второго, третьего, четвертого, пятого, шестого, седьмого, восьмого, девятого, десятого и одиннадцатого триггеров, вторые и третьи входы коЗО торых соответственно объединены и являются соответственно вторым и четвертым входами декодирующего блока.

При этом анализатор содержит 35 шесть элементов И, элемент ИЛИ-НЕ и элемент НЕ, выход которого соединен с первым входом элемента ИЛИ-НЕ второй вход которого соединен с первым входом первого элемента И и 4О с выходом второго элемента И, первый вход которого соединен с выходом третьего элемента И, первый вход которого подключен к выходу четвертого элемента И, выход пятого 45 элемента И соединен со вторым входом второго элемента И, выход шестого элемента И подключен к второму входу третьего элемента И, вход элемента НЕ соединен с вторым входом первого элемента И и является дополнительным входом анализатора, основными входами которого являются входы четвертого, пятого и шестого элементов И, первым выходом анализатора является выход элемента НЕ, выход шестого элемента И является вторым выходом анализатора, третьим, являются соответственно выход пятого элемента И, выход третьего элемента И и выход первого элемента И.

При этом блок исправления ошибок содержит три триггера, два элемента И два элемента И-HE элемент ИЛИ-HE и элемент НЕ, выход которого соединен с первым входом первого элемента И, второй вход которого подключен к первому входу первого триггера и к первому. входу второго элемента И второй вход которого соединен с первым входом второго триггера, с входом элемента НЕ и с первым входом третьего триггера, выход которого подключен к первому входу первого элемента И-НЕ, второй вход которого подключен к выходу второго триггера, второй вход которого соединен с вторым входом первого триггера, выход второго элемента И-НЕ подключен к первому входу элемента ИЛИ-НЕ, выход которого подключен к второму входу третьего триггера, выход которого является четвертым выходом блока исправления ошибок, первым, вторым и третьим выходами которого являются соответственно выход второго элемента И, выход первого триггера и выход первого элемента И, второй вход элемента ИЛИ-НЕ является первым входом блока исправления ошибок, вторым и третьим входами которого являются соответственно второй и первый входы первого триггера, первый вход второго триггера является четвертым входом блока исправления ошибок, пятым, шестым и седьмым входами которого являются соответственно первый вход второго элемента И-НЕ, третий вход элемента ИЛИ-НЕ и второй вход второго элемента И-НЕ, причем выход первого элемента И-НЕ является пятым выходом йлока исправления ошибок.

При этом блок сравнения содержит четыре элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент ИЛИ-НЕ, элемент И, первый вход которого подключен к выходу элемента ИЛИ-НЕ, первый, второй, третий и четвертый входы которого с динены с выходами соответственно первого, второго, третьего и четвертого элементов ЙСКЛЮЧАЮЩЕЕ ИЛИ,входы которых являются основными входами блока сравнения, дополнительным входом которого является второй

9 1131 вход элемента И, выход которого является выходом блока сравнения.

При этом блок управления коммутатором содержит счетчик, дешифратор, триггер, три элемента И, два элемента ИЛИ и элемент НЕ, вход которого подключен к иервому входу первого элемента И и к первому входу второго элемента И, выход которого соединен с первым входом триггера, второй вход которого соединен с выходом первого элемента ИЛИ, первый вход которого подключен к первому выходу дешифратора, вторые выходы которого соединены с входами второго элемента ИЛИ, выход которого подключен к второму входу первого элемента И, выход элемента НЕ соединен с первым входом третьего элемента И, второй вход которого подключен к выходу триггера, выход третьего элемента И соединен с входом счетчика, выходы которого подключены к входам

- дешифратора, вторые выходы которого являются управляющими выходами блока управления коммутатором, тактовым выходом которого является выход первого элемента И, вход элемента НЕ, второй вход. первого элемента ИЛИ и второй вход второго элемента И

ЗО являются соответственно первым, вторым и.третьим входами блока управления коммутатором.

На фиг. 1 изображена структурная электрическая схема устройства; на фиг. 2 — структурная электрическая схема кодирующего блока;. на, фиг. 3 — структурная электрическая схема декодирующего блока-; на фиг.4—, структурная электрическая схема анализатора, на фиг. 5 -, структурная 40 электрическая схема блока исправ/ления ошибок; на фиг. 6 — структурная электрическая схема блока сравнения; на фиг. 7 — структурная электрическая схема блока управления коммутатором; на фиг. 8 — структурная электрическая схема преобразователя кода, на фиг. 9 — структурная электрическая схема блока управ,ления.

SO

Устройство для обмена информации содержит сдвиговый регистр 1, элемент ИЛИ 2„ элемент И 3, элемент

2И-ИЛИ-НЕ 4, блок 5 управления, буферный регистр 6, преобразователь

7 кода, счетчик 8, ИСКЛЮЧАЮЩЕЕ ИЛИ 9, дешифратор 19, коммутатор 11, коди.рующий блок 12, декодирующий блок 13, 035

10 анализатор 14, блок 15 исправления ошибок, блок 16 сравнения, генератор

17, блок 18 управления коммутатором.

Кодирующий блок содержит первый, второй, третий. четвертый пятый, шестой, седьмой, восьмой, девятый, десятый и одиннадцатый триггеры 19—

29, первый, второй, третий, четвертый и пятый элементы ИСКЛ10ЧА10ЩЕЕ

ИЛИ 30 — 34 и элемент И 35.

Декодирующий блок содержит первый, второй, третий, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый и одиннадцатый триггеры

36 — 46, первый второй и третий элементы ИСКЛ10ЧАЮЩЕЕ ИЛИ 47 — 49, первый, второй и третий элементы

И 50 — 52.

Анализатор содержит первый, второй, третий, четвертый, пятый и шестой элементы И 53 — 58. элемент

ИЛИ-НЕ 59, элемент НЕ 60.

Блок исправления ошибок содержит первый, второй и третий триггеры

61 — 63, первый и второй элементы И

64 и 65, первый и второй элементы

И-НЕ 66 и 67, элемент ИЛИ-НЕ 68, элемент НЕ-69, Блок сравнения содержит первый, второй, третий и четвертый элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 70 — 73, элемент

ИЛИ-НЕ 74, элемент И 75.

Блок управления коммутатором содержит счетчик 76, дешифратор 77, триггер 78, первый, второй и третий элементы И 79, 80 и 81, первый и второй элементы ИЛИ 82 и 83„ элемент

НЕ 84.

Преобразователь кода содержит первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой триггеры 85 — 92, первый, второй, третий, четвертый элементы HE 93 — 96, первый, второй, третий и четвертый элементы ИЛИ 97 — 100, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 101, первый; второй, третий и четвертый элементы ИЛИ-НЕ

102 — 105, переключающий элемент 106, первый, второй, третий, четвертый, пятый, шестой и седьмой элементы

И 107 — 113, счетчик 114.

Блок управления содержит первый, второй, третий и четвертый триггеры 115 — 118, первый и второй счетчики 119 и 120, первый и второй элементы 2И-ИЛИ-НЕ 121 и 122, первый, второй, третий, четвертый, пятый, шестой„и седьмой элементы НЕ .123

129, первый, второй, третий, четверЗО,11 11310 тый, пятый, шестой, седьмой, восьмой, девятый, десятый элементы И 130139, элемент И-НЕ 140, первый, второй, третий, четвертый, пятый и шестой элементы ИЛИ 141 — 146, элемент ИСКЛЮЧА)ОЩЕЕ ИЛИ 147, пятый

5 триггер 148.

Устройство работает следующим образом.

Помехоустойчивое кодирование состоит в наложении на передаваемое сообщение некоторых дополнительных условий за счет введения избыточной информации. На приемной стороне осуществляется проверка этих условий. Если ошибок не было, то все условия выполняются и принятая информация считается достаточной. Если возникли не слишком большие (4 бита информации) искажения, то некоторые из условий не выполняются. Состав невыполненных условий определяет наличие и местоположение ошибок в кодовой комбинации.

Предложим, что передавался кодовый вектор Я (х}) и появилась пачка ошибок 1» 6(»)). ТТоо гда на выходе получен вектор ff(x)+» 8(x}), На основе полученного вектора можно производить проверку на четность, деля многочлен f (x)+ x> g (x) на многочлен (х}, порождающий код, и сохраняя остаток, который должен быть равен

"0", если на выходе получен кодовый вектор, и не равен "0" при возникновении ошибок. В последнем случае остаток содержит информацию об ошибках.

Поскольку P (x}) — кодовый-век- . тор, то многочлен f(x) делится на (») и, следовательно, .остаток равен остатку от деления многочлена(x B(xj) на

g (x). Пусть X B(x } = q(x} 5 (x) + R (x), где степень многочлена R(») меньше ,п-К, степени g {x) ° Задача исправления ошибок состоит в том, чтобы ., зная результат проверочных вь числе-, ний R(x), найти многочлен х1 B(x) т.е. точно определить расположение ошибок.

Процесс исправления ошибок сво,дится к следующему: умножить, pg,x) íà х, и привести полученный многочлен по.модулю g(X} . т-.е. разделить многочлен Х, й(х) наф(х) и рассмотреть остаток, 55 проверить, будет ли полученный многочлен исправимой комбинацией ошибок. Если будет, то перейти к

35 l2 третьему шагу. Если не будет, то повторять первый и второй шаги до тех пор, пока это условие не будет удовлетворено, или до тех пор, пока первый и второй шаги не будут повторены h раз, если после шагов остаток Р„(х) окажется исправимой комбинацией шибок, то образующий вектор смежного класса равен %x" Р„(»}3 так, что, если при передаче появилась исправимая .комбинация ошибок, она будет исправлена после того, как из полученного на выходе вектора будет вычтен вектор (x R„(x)j если получающиеся остатки .не совпадают ни с одной из исправимых комбинаций ошибок, то это значит, что обнаружена неисправимая комбинация ошибок. Обоснование этого процесса проводится следующим образом. Предположим. что появилась некоторая комбинация ошибок. E(х),Пусть

1»(»1 — результат проверочных вычислений, т.е..Е(х)= g(x)5x+ Rl») . Далее, пусть остаток полученный после умножения R(x) на х и деления произввдения (,х) равен Р(к} . Тогда

Х R (x ) = q(»}5; (x)+R, (x) х Е(х}- R„(x)

= х q (») 6(х)+ (к}5„(х) откуда следует, что вектор t х Е(х)- Р„(х}) принадлежит коду и что оба вектора) х E(x}) и

1, ) „(») должны входить в один и тот же смежный класс.

Если вектор (-х Е(x)) определяет комбинацию ошибок, которая может быть обнаружена, но не исправлена, то никакая другая комбинация )R,(x}) принадлежащая тому же самому смежному классу, также не может быть исправлена. В этом случае в качестве остатка на втором шаге не может появиться исправимая комбинация ошибок. Предположим теперь, vro(E(x)}}-=

}(x ))(.x)I), где В (x) - исправимая комбинация ошибок, и пусть тогда х R(x) = x")В(х)- x><(x) 5(x)=

=(х"- }) В(х)- x g (х} S(x) 6(х} и так как многочлен » х делится н4

g(,х1;, а степень многочлена В (х) меньше, чем и- Q — степень (х} то S(x) должен быть остатком от деления многочлена x R(xI íà y(x)

Таким образом, после и-1 шагов в качестве остатка появится исправимая комбинация ошибок, именно В a),.

Предположим что 1Г(х)) =1х 8(x)) где В (x) неис)»равимая комбинация ошибок и допустим, что после умно1131035

1О

)3 жения на х возникает исправная комбинация ошибок Ж,(х! Тогда векторы )»""Я(х!) и (Р„(х!)оба принадлежат одному и тому же смежному классу, и так как мни оба задают исправимые комбинации ошибок, то они должны совпадать. ° Если следовать описанному процессу исправления ошибок, то нужно взять в качестве комбинации ошибок вектор (Р„(х)1) и считать, что эта комбинация расположейа в полученном после передачи векторе,. начиная с ()1- 1 ) -й компоненты. к

Таким образом, вектор ошибок равен )(r R„(x) (= (х ЯР„(х)1

= (х" "Я» 8 (x ) ) =I x 8(x) $ =(х" 3 x:

x I x B(x) 3 = (х B(x) $ что дает исходный результат.

Процесс исправления ошибок сво20 дится к трем этапам: кодирования информации, декодирование информации и исправление ошибок.

Предположим, передается вектор Я(х) . Процедура кодирования заключается в умножении кодового вектора на х и приведении его к полному (x +x + х + х4+ х41), в результате чего получается остаток R(x) который передается следом за кодовым вектором.

Если при передаче появилась пачка ошибок (x S(x)) тогда передаваеМЫй ВЕКтср раВЕН (Е(Х) = Х! 6 (х)3 .

Декодирование выполняется путем умножения кодового вектора на х З5 и приведении его к полиному (x +x +

11 6

+хх+Х + x+1/ который удобно представить в виде р(х)(х +1),(х4+х+1)(» +1) где р(x! неприводимый многочлен сте-. пени m, в нашем случае равный 40 ,«(x 4+ к +1), порядок корней которого равен . У (2 4-1=15), причем p(x! и ()! +1) выбираются таким образом, чтобы » не делилось на .С, т,е.

17 не делится на 7. Длина кода,!1 4> равна наименьшему общему кратному

I чисел х и С, потому что именно в этом случае многачлен Р-1 делит ся на -(x) . Число проверочных символов равно с4 !11 = 4+7;-11, а число, 0 информационных символов ) =1-С- w=

=105-11 94.

Можно получить код меньшей длины с тем же самым числом проверочных символов, если просто заменить некоторые информационные символы нулями и не учитывать их в передаваемом и получаемом векторах.

l4

Используя эти коды, можно испра-. вить любую одиночную пачку ошибок, длина которой равна 4 символам или меньше.

Проверочные вычисления состоят ,в делении многочлена (Z) х) + x 8(x) ) отдельно на p(x) н на(» «), Для кодового вектора оба остатка будут равны нулю, а если они не равны нулю, то в них содержится информация об ошибке. Посеольку (j (х ) кодовый вектор и, следовательно, делится и на p(x) и íà х +1, остатИ ки бт деления будут совпадать с остатками от деления многочлена

К S(,x) соответственно на р(х). и на х Ф.1.

Пусть х 5(х)=р(х)5 (х)+й„(х) ,! в (. ) = (х 1), (х ) -, (х! где степень многочлена R„(x) меньше степени многочлена р(х), а степень многочлена Р (x) меньше с, Исправление ошибок выполняется

)следующим образом. умножить: R (x) на х и привести

1 результат по модулю p(x), т,е, разделить его на р(х)и взять остаток.

Умножить! 9 (x) на х и привести результат по модулю многочлена х +1 е., сравнить полученные многочлены.

Если пни совпадают и их степени меньI ше пятой, то перейти к третьему шагу. Если это не так, то повторить пер" вый и второй шаги до тех пор, пока.")ти шаги не будут повторены h раз, если полученные многочлены на каком либо шаге окажутся равными многочленами степени меньше пяти, то оба они равны 6(х! и первый шаг повторяется и-1 раз. Таким образом, комбинация ошибок В(к) и j (! — мео то, с которого она начинается, найдена и ошибки иожно исправить, вычитая вектор (X) g(x))„ из полученного вектора, если ни в одном случае полученные многочлены не будут равными многочленами, степень которых меньше пяти, то это значит, что обнаружена неисправимая ошибка.

Вычисление проверочных символов можно производить, используя два регистра (один для, p(x) а второй для (g +1), изменяя их таким образом, чтобы в них производилось автоматическое умножение входа на х"

15 11310

В этих устройствах сдвиг с нулевым входом эквивалентен умножению на н приведению результата по модулю

С соответственно р(х (или х +1

Перед началом работы из 3ВМ или

5 из какого-либо устройства, унравляющего обменом, поступает сигнал

"Начальная установка" в блок 5 управления, по которому через элемент

ИЛИ 146 устанавливается .в "0" триггер 116, Формирующий сигнал, по которому устанавливается в "0" сдвиговый регистр 1 и триггера 91ф0,87 и

88, находящиеся в преобразователе 7 кода, находящийся в блоке 18 управления коммутатором триггер 78, триггера 1.9, 27, 28, 29, 20, 21, 22, 23, 24, 25 и .26, находящиеся в кодирующем блоке 12, и триггера 43, 44, 45, 46, 37, .38, 39, 40, 41, 42 и 36, находящиеся в декодирующем блоке 13, приводя устройство в исходное состояние.

В режиме работы "Передача" на третий вход преобразователя 7 кода передается из ЭВМ (не показан) сигнал, разрешающий прием информации.

При передаче из устройства, управляющего обменом, синхроимпульса, сопро.вождающего информацию, срабатывают ,элементы И 136 и ИЛИ 145, устанав30

)ливая триггер 116 в единичное состояние, и информация записывается в буферный регистр 6. Триггер 116 устапавливаясь в "1", снимает блокировку с триггера 117, формирую- З5 щего тактовую частоту 1 МГц, поступающую через элемент 2И-ИЛИ-НЕ 121 на счетчик 8. По первому импульсу с дешифратора 10 на элементах: счетчик 120, 2И-ИЛИ-НЕ 122, И-НЕ 140, 40

ИСКЛЮЧАЦЕЕ ИЛИ 147, триггер 117 формируется последовательность импульсов, период первого иэ которых равен .ЗТ (где Т = 0,5 мкс), а период всех последующих импульсов равен 45

2Т. Эта последовательность импульсов в преобразователе 7 кода формирует на элементах ИСКЛЮЧАЮЩЕЕ ИПИ 101, триггере 92 фазоманипулированный код — сначала синхронмпульса, а затем информации. Одновременно первый импульс с дешифратора 10 возбуждает элемент И 133 и устанавливает триггер 148 в "1", формируя сигнал, разрешающий кодирование информации.; ,Кодирующий блок 12 выполняет умножение поступающей информации на что обеспечивается сдвигом вправо

35 16

/на триггерах 27, 28, 29, 19, 20-26 и приведение ее к полиномух Ъх +х +Pl) что обеспечивается введением обратной связи с помощью элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ 30 — 33. После кодирования 16 бит информации с дешифратора 10 формируется сигнал, по которому срабатывают в блоке 5 управления элементы ИЛИ 143, И 131,,.формирующие сигнал занесения информации с буферного регистра 6 на регистр 1 сдвига, причем устройство, управляющее обменом, к этому времени должно записать на буферный регистр 6 следующее информационное слово. Кодирование следующих трех слов выполняется аналогично. Занесение информации с буферного регист ра 6 на регистр 1 сдвига выполняетг ся по сигналам с дешифратора 10.

После передачи 64 битов информа= ции по сигналу устанавливается в "0" триггер t48, запрещая кодирование информации, и через элемент И 135 устанавливается в "1" триггер 115 формируя сигнал, по которому информация с кодирующего блока 12 через элемент 2 И-ИЛИ-НЕ 4 поступит в преобразователь 7 кода. После передачи одиннадцати контрольных бит информации по 76-тактовому импульсу (или по седьмому разряду группы входов) с дешифратора 10 устанавливается в "0" триггер 115, запрещая прохождение контрольной информации с кодирующего блока 12, и триггер 1 16, устанавливая в исходное состояние устройство.

В режиме работы "Прием" на третий вход преобразователя 7 кода передается из ЭВМ сигнал уровнем логического "0", разрешающий прием информации: и передачу информации в устройство, управляюЩее обменом. В преобразователе 7 кода выполняется преобразование фазоманипфлированного кода на триггерах 87 — 89 и элементах ИЛИ 100 и ИЛИ-НЕ 102 и 103 и

НЕ 96 и выделение синхроимпульса на элементах, счетчик 114, триггера

85, 86, 90 и 91, И 107, 109 и 111 и

ИЛИ 99. По выделению синхроимпульса, определяющему начало поступающей информации, в преоораэователе

7.кода формируется сигнал, по которому в блоке 5 управления срабатывает элемент И 137, разрешающий формирование на элементе 2И-ИЛИ-НЕ 121 тактовой частоты, обеспечивающей

1131

l7 прием информации на сдвиговый регистр 1.

Одновременно в блоке 5 управления возбуждается элемент ИЛИ 145, устанавливая в состояние логической "1" триггер 116, разрешающий работу декодирующему блоку 13, вырабатывая сигнал на элементе И 138.

Декодирующий блок 13 выполняет умножение поступающей информации на х, что обеспечивается сдвигом ,вправо на триггерах регистров сдвига

43 — 46 и 37 — 42 и 36 и приведение ее к полиномам х + х+4 и х +

4 что обеспечивается введением обратных связей и с помощью элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ 48 и 49.

После приема 75 бит информации дешифратор 10 формирует сигнал, по которому выполняется установка в "0" триггера 116, запрещающего декодирование информации, приводится и анализ результата декодирования.

При этом выполняется проверка на

"0" содержимого декодирующего блока

13. В случае, если при передаче не было ошибки, то срабатывают элементы И 58 — 53 в анализаторе 14 и формируется сигнал> поступающий через элементы ИЛИ 2 в блок 18 управЗО ления коммутатором.

По этому сигналу в блоке 18 управления коммутатором срабатывает элемент И 80, устанавливая в "1" триггер 78, разрешающий прохождение тактовой части на счетчик 76,. с помощью дешифратора 77 формируются сигналы, управляющие коммутатором

11, а на элементах ИЛИ 83 и И 79— синхроимпульс, сойровождающий информацию.

После передачи четырех информационных слов формируется сигнал с дешифратора 77, устанавливающий через элемент ИЛИ 82 в "0" состоя45 ние триггер 78, блокируя прохождение синхроимпульсов на счетчик 76.

В случае, если при передаче произошло искажение информации. то rrn импульсу 76 с дешифратора 10 срабаты-, вает элемент ИЛИ-НЕ 59 и формирует .сигнал ошибки, по которому в блоке 15 исправления ошибок устанавливаются в " 1" триггера 61 и 62. Сигнал с триггера 61, проходя по цепочке элементов: И 3, ИЛИ 141, подключает выход сдвигового регистра 1 к входу, образуя циклический. сдвиговый регистр. В блоке 15 исправления ошибок

035 18 на элементах И-НЕ 67 и ИЛИ вЂ” НЕ 68 производится анализ на равенство (первого сдвигового регистра), состоящего из триггеров 43 — 46 и первых четырех разрядов второго сдвигового регистра, состоящего из триггеров

37 — 40 и анализ на пути оставшихся трех триггеров (второго сдвигового регистра) 42, 43 и 36. При равенстве содержимого (первого сдвигового регистра).и четырех младших разрядов (второго сдвигового регистра) в блоке 16 сравнения срабатывают элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 70 — 73, ИЛИ-НЕ 74, И 75, формируя сигнал„ по которому в блоке 15 исправления ошибок через элементы И-HE 67, ИЛИ-HE 68 устанавливается триггер 63 определяющий место и характер ошибки, формируя сигнал., по которому срабатывает элемент И 52 декодирующего блока 13, и информация первого сдвигового регистра на ИСКЛЮЧАНТ\ЕМ ИЛИ 9 суммируется,с информацией, поступающей со сдвигового регистра 1, исправляя тем самым ошиб. ку. IIo формированию с дешифратора

10 сигнала, по которому, если ошибка исправлена, срабатывает элемент И 65, формируя сигнал, по которому в блоке 18 управления коммутатором формируются сигналы, обеспечивающие передачу четырех информационных слоев в устройстве, управляющем обменом, как было описано вьппе.

В случае, если по 151-у импульсу с дешифратора ошибка не бйла исправлена, то срабатывает элемент

И 64, вырабатывая сигнал "Неисправимая ошибка".

Постоянный рост объема информации, передаваемой в сложных вычислительных системах, выдвигает высокие требования к повьппению достоверности ее передачи . Ошибки, возникающие при хранении и передаче, могут оказывать существенное влияние на эффективность работы вычислительных систем.

Существующие методы контроля можно разделить на программные и аппаратные. К программным методам следует отнести алгоритмический и тестовый методы контроля, а также метод повторного счета. Их использование связано с большими затратами времени и, следовательно, со снижением производительности работы 3ВМ. Кро20

035!

9 1 l31 ме того, факт неисправности программные методы контроля обнаруживают с существенным запаздыванием, что недопустимо для вычислительных систем, управляющих реальными объекта- 5 ми.

Увеличить надежность устройств обмена информацией можно двумя путями: увеличением надежности отдельных элементов устройства или введением избыточности. Поскольку в увеличении надежности отдельных элементов есть предел, который обус лавливается соответствующими технологическими процессами, и сложность 15 устройств стремительно возрастает, то второй путь более эффективен.

Эффективность введения избыточности в широком смысле характеризуется оп- тимальным соотношением избыгочности и.надежности устройства при условии, что оно обеспечивает реализацию пос- тавленной задачи с максимальным качеством.

Предлагаемое устройство по срав нению с известным является более надежным. Оно позволяет исправлять четырехкратную пачку ошибок и обнаруживать. семикратную ошибку.

Эффективность и производительность системы, использующей предлагаемое устройство, на порядок выше, чем системы, .использующей известное устройство.

1131035 иг.

l 131035

1131035

1131035

1 l 3 j 035

ВНИИПО Заказ 9628/44 Тираж 634 Подписное уцщав ШШ "Ватаева", г.Узцород, ул.Проектная, 4