Функциональный преобразователь

 

1. ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ , содержащий первый, второй и третий блоки поворота вектора, информационные входы которых являются соответственно первой, второй и третьей группами входов операндов преобразователя, два элемента И, вычитатель, блок управления, содержащий вычитатель аргумента, счетчик, два триггера, пять элементов И , первый и второй коммутаторы, первый и второй компараторы, первый, второй и третий элементы ИЛИ и элемент НЕ, отличающийся тем, что, с целью расширения функциональных возможностей путем дополнительного вычисления координат точки пересечения двух отрезков на плоскости и расстояний от концевых точек одного из отрезков до другого отрезка и между концевыми точками отрезков, он дополнительно содержит четвертый блок поворота вектора, третью и четвертую группу элементов И, второй вычитатель, первый и второй множительно-делительные блоки, а .в блок управления уведены второй вычитатель аргумента, две группы элементов И, третий коммутатор, три триггера, распределитель импульсов, пять элементов И и два элемента ИЛИ, причем в блоке управления единичный выход первого триггера соединен с .первым входом первого элемента ИЛИ, вторым входом первого элемента И и первыми управляющими входами первого и второго коммутаторов, вторые управляющие входы первого и второго коммутаторов соединены с управляющими входами элементов И первой и (Л второй групп, единичным выходом третьего триггера, вторым входом десятого элемента И и вторым входом первого элемента ИЛИ, выход которого соединен с первым входом второго элемента И, второй вход которого соединен с тактовым входом преобразователя и с первым входом третьего со элемента И, второй вход которого Од соединен с единичным выходом четвертого , триггера, нулевой вход которого ел соединен с единичным входом первого, 4; нулевыми входами второго, третьего и пятого триггеров и установочным входом преобразователя, выход третьего элемента И соединен с управляю щим входом распределителя импульсов, первый выход которого соединен с первыми входами второго и третьего элементов ИЛИ и первым управляющим входом третьего коммутатора, второй управляющий вход которого соединен с первыми входами четвертого и пятого элементов И, вторым входом третье

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

4 (51) G 06 F 7/544

ОПИСАНИЕ ИЗОБРЕТЕНИЯ /

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3605698/24-24 (22) 17.06.83 (46) 23.01.85. Бюл. ¹ 3 (72) В.И.Лебедев и А.М.Оранский (71) Белорусский ордена Трудового

Красного Знамени государственный университет им. В.И.Ленина (53) 681.3(088.8) (56) 1. Авторское свидетельство СССР № 543943, кл. G 06 F 15/32, 1977, 2. Оранский А.М. Аппаратные методы в цифровой вычислительной технике, Минск, иэд-во БГУ им.

В.И.Ленина, 1977, с. 178 †1.

3. Авторское свидетельство СССР № 924714, кл. G 06 F 15/31, 1982 (прототип). (54)(57) l. ФУНКЦИОНАЛЬНЬК ПРЕОБРАЗОВАТЕЛЬ, содержащий первый, второй и третий блоки поворота вектора, информационные входы которых являются соответственно первой, второй и третьей группами входов операндов преобразователя, два элемента И, вычитатель, блок управления, содержащий вычитатель аргумента, счетчик, два триггера, пять элементов И, первый и второй коммутаторы, первый и второй компараторы, первый, второй и третий элементы ИЛИ и элемент НЕ, отличающийся тем, что, с целью расширения функциональных возможностей путем дополнительного

-4 вычисления координат точки пересечения двух отрезков на плоскости и расстояний от концевых точек одного иэ отрезков до другого отрезка и между концевыми точками отрезков, он дополнительно содержит четвертый блок поворота вектора, третью и

„„SU„„1136154 А четвертую группу элементов И, второй вычитатель, первый и второй множительно-делительные блоки, а,в блок управления введены второй вычитатель аргумента, две группы элементов И, третий коммутатор, три триггера, распределитель импульсов, пять элементов И и два элемента ИЛИ, причем в блоке управления единичный выход первого триггера соединен с первым входом первого элемента ИЛИ, вторым входом первого элемента И и первыми управляющими входами первого и второго коммутаторов, вторые управляющие входы первого и второго коммутаторов соединены с управляющими входами элементов И первой и второй групп, единичным выходом третьего триггера, вторым входом десятого элемента И и вторым входом первого элемента ИЛИ, выход которого соединен с первым в.:одом второго элемента И, второй вход которого соединен с тактовым входом преобразователя и с первым входом третьего элемента И, второй вход которого. соединен с единичным выходом четвертого. триггера, нулевой вход которого соединен с единичным входом первого, нулевыми входами второго, третьего и пятого триггеров и установочным входом преобразователя, выход третьего элемента И соединен с управляющим входом распределителя импульсов, первый выход которого соединен с первыми входами второго и третьего элементов ИЛИ и первым управляющим входом третьего коммутатора, второй управляющий вход которого соединен с первыми входами четвертого и пято го элементов И, вторым входом третье

1136154

ro элемента ИЛИ и вторым выходом распределителя импульсов, третий выход которого соединен с единичным входом третьего и нулевым входом . четвертого триггеров, нулевой вход первого триггера соединен с единичным входом четвертого триггера, первым входом шестого элемента И и выходом седьмого элемента И, входы которого соединены с соответствующими выходами разрядов счетчика, выход переполнения которого соединен с вторым входом шестого элемента И, выход которого соединен с вторым входом второго элемента ИЛИ и нулевым входом третьего триггера, выход третьего коммутатора соединен с первыми информационными входами первого и второго компараторов, первые выходы результатов сравнения операндов которых соединены соответственно с первым и вторым входами восьмого элемента И соответственно, выход которого соединен с первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом девятого элемента И, первый и второй входы которого соединены с вторыми выходами результатов сравнения операндов соответственно первого и второго компараторов, управляьщие входы которых соединены с выходом третьего элемента ИЛИ, выход четвертого элемента ИЛИ соединен через элемент НЕ с вторыми входами четвертого и пятого элементов И, выходы которых соединены с единичными входами второго и пятого триггеров соответственно, первый и второй входы пятого элемента ИЛИ соединены с выходами первого и. десятого элементов И соответственно, первые входы которых соединены с выходами первого и второго вычита телей аргумента соответственно, первые входы операндов которых соединены с выходом первого коммутатора и выходами элементов И первой группы,,вторые входы операидов первого и второго вычитателей аргумента соединены с выходом второго коммутатора и выходами элементов И второй группы соответственно, выход второго элемента И соединен с управляющим входом счетчика, информационный вход четвертого блока поворота вектора соединен с четвертой группой входов операндов преобразователя, первая группа выходов операндов четвертого блока поворота вектора соединена с информационными входами . элементов И третьей группы, управляющие входы которых соединены с выходом второго элемента ИЛИ 6JIQKG управления и управляющими входами элементов И четвертой группы преобразователя, информационные входы которых соединены с первой группой выходов операндов блока поворота вектора и первым информационным входом первого коммутатора блока управления, второй информационный вход первого коммутатора блока управления соединен с вторым входом первого компаратора блока управления и второй группой выходов операндов второго блока поворота вектора, первая группа выходов операндов кото. рого соединена с первым информаци— онным входом второго коммутатора блока управления и информационными входами элементов И пятой группы, управляющие входы которых соединены с выходом второго элемента ИЛИ блока управления и управляющими входами элементов И шестой группы преобразователя, информационные входы которых . соединены с первой. группой выходов операндов третьего блока поворота вектора, вторая группа выходов операндов которого, соединена с вторым информационным входом второго коммутатора блока управления и первым информационным входом третьего коммутатора, второй информационный вход которого соединен с вторыми входами элементов И первой группы

l и. второй группой выходов операндов четвертого блока поворота вектора, вторая группа выходов операндов первого блока поворота вектора соединена с первыми входами элементов

И второй группы и вторым информационным входом второго компаратора, выход пятого элемента HJIH блока управления соединен с первыми управляющими входами первого и четвертого блоков поворота вектора, вторые управляющие входы которых соединены с выходом второго элемента И блока управления, первыми управляющими входами первого и второго множитель= но-делительных блоков и вторыми управляющими входами второго и третьего блоков поворота вектора преобразователя, первые управляющие входы которых соединены с выходами первого вычитателя аргумента блока управl 1 <415ч ления, второй выход распределителя импульсов блока управления соединен с вторыми управляющими входами первого и второго множительно-делительных блоков, третьи управляющие входы которых соединены с четвертым выходом распределителя импульсов блока управления, выход шестого элемента И блока управления соединен с четвертыми управляющими входами первого и второго множительноделительных блоков, выходы которых ° соединены соответственно с пятой и шестой группами выходов преобразователя, выходы элементов И третьей и четвертой групп соединены соответственно с входами первого и второго операндов первого вычитателя, выход которого соединен с второй группой выходов преобразователя и с первыми информационными входами первого и второго множительно-делительных блоков, вторые информационные входы которых соединены с выходом второго вычитателя, входы первого и второго операндов которого соединены с выходами элементов И пятой и шестой групп соответственно, выходы второго вычитателя соединены с первой группой выходов преобразователя, третьи информационные входы первого и второго множительно-делительных блоков соединены с третьей группой входов операндов преобразователя, четвертая группа входов операндов соединена с четвертыми информационными входами первого и второго множительно-делительных блоков.

2. Преобразователь по и. 1, о тл и ч а ю шийся тем, что каждый множительно-делительный блок содер-. жит первый, второй и третий коммутаторы, первый и второй регистры сдвига,первый и второй сумматоры — вычитатели, причем первый информационный вход первого коммутатора соединен с первым информационным входом . второго коммутатора и первым информационным входом множительно-делитель1

Изобретение относится к цифровой вычислительной технике и может быть использовано для аппаратной реалиного блока, первый управляющий вход которого соединен с управляющими входами первого и второго регистров сдвига, разрядные выходы которых соединены с первыми входами операндов соответствующих сумматоров -вычитателей, вторые входы операндов которых соединены с первыми выходами соответствующих коммутаторов, вторые выходы которых соединены с разрядными входами соответствующих регистров сдвига, выходы первого и второго сумматоров-вычитателей соединены с вторыми информационными вхопами соответствующих коммутаторов, выход знакового разряда первого сумматора-вычитателя соединен с управляющим входом третьего коммутатора, выход которого соединен со знаковыми входами первого и второго сумматоров-вычитателей, второй управляющий вход множительно-делительного блока соединен с первым информационным входом третьего коммутатора и первыми управляющими входами первого и второго коммутаторов, вторые управляющие входы которых соединены с третьим управляющим входом множительно-делительного блока и вторым информационным входом третьего коммутатора, третий информационный вход которого соединен с третьим управляющим входом второго коммутатора и .четвертым управляющим входом множительно-делительного блока, второй

1 информационный вход которого соединен с третьим информационным входом второго коммутатора, третий информационный выход которого соединен с разрядными входами первого регистра сдвига, третий и четвертый информационные входы множительно-делительного блока соединены с третьими и четвертыми информационными входами соответственно первого и второго коммутаторов, информационный выход второго сумматора-вычитателя соединен с выходом множительно-делительнбго блока.

1 зации вычисления координат точки пересечения двух отрезков на плоскости, заданных в декартовой системе

3 11361 координат, и вычисления расстояний от концевых точек одного из отрезков до второго отрезка, а также между концевыми точками отрезков, Известно цифровое устройство для решения системы линейных алгебраических уравнений, содержащие сдвиговые регистры, одноразрядные сумматоры-вычитатели, реверсивные счетчики, блоки анализа и логические элементы И и ИЛИ. Устройство осуществляет вычисление координат (Xp)

1 ) точки пересечения двух отрезков, заданных в декартовой системе координат в випе системы уравнений:

AÄX+ В„ + С„=О

A x+S +С =О

2 2 2 где А„,В;, С; (i =1,21 — коэффициенты уравнений отрезков

A„. +В;„+С,,=о 13.

Однако устройство не обеспечивает вычисления расстояний от концевых точек одного из отрезков до второго отрезка и между концевыми точками отрезков, т.е. вычисления функций вида

А х+S З+С

Z:= 23 23 2

А2+g2 90

2 1

2. =

1 где j=l 2; K =3,4; 3> y — координаты З5 концевых точек отрезка одной из прямых.

Известно также цифровое устройство для вычисления функций вида

UV

Е = — содержащее сдвиговые регистЭ ры и сумматоры-вычитатели (2).

Однако зто устройство не предназначено для вычисления координат точки пересечения двух отрезков, задан- 45 ных в декартовой системе координат, и расстояний между концевыми точками одного из отрезков и вторым отрезком, а также между концевыми точками отрезков. 50

Наиболее близким к изобретению по технической сущности является функциональный преобразователь для вычисления расстояния иа плоскости от точки до отрезка, заданных в декар- 55 товой системе координат, содержащий первый, второй и третий блоки поворота вектора, две группы элементов

54 4

И, вычитатель и блок управления, содержащий вычитатель аргумента, счетчик, два триггера, пять элементов И, два коммутатора, два компаратора, три элемента ИЛИ и элемент

НЕ, причем первый и второй управляющие входы коммутаторов соединены с выходами первого и второго триггеров соответственно и входами первого элемента ИЛИ, выход которого соеди" нен с первым входом первого элемента

И,второй вход которого является вхо| дом тактовых импульсов преобразователя, выход первого элемента И соединен с входом счетчика, выходы разрядов которого через второй элемент И соединены с управляющим входом первого и второго компараторов, первым входом второго триггера и первым входом третьего элемента

И, второй вход которого соединен с выходом переполнения счетчика, выход третьего элемента И соединен с первым входом первого триггера и первым входом второго элемента

ИЛИ, второй вход которого соединен с выходом третьего элемента ИЛИ, входы которого соединены с выходами четвертого и пятого элементов И, входы четвертого элемента И соединеI ны с первыми выходами компараторов, входы пятого элемента И соединены с вторыми выходаМи компараторов, выход третьего элемента ИЛИ через элемент НЕ соединен с вторым входом первого триггера, установочный вход которого соединен с входом пуска преобразователя и установочным входом второго триггера, выходы коммутаторов соединены с входами вычитателя аргументов, причем информационные входы первогс, второго и третьего блоков поворота вектора являются соответственно первой, второй и третьей группами входов преобразователя, первая и вторая группы выходов первого блока поворота вектора соединены с входами первого коммутатора, первая и вторая группы выходов третьего блока поворота вектора соединены с первыми входами первого компаратора и второго коммутатора, вторые входы которых соединены с второй группой выходов второго блока поворота вектора и первыми входами второго компаратора, вторые входы которого соединены с второй группой выходов первого блока поворота вектора, выход первоll36I54

Однако в известном устройстве отсутствует возможность вычисления

40 координат точки пересечения двух отрезков на плоскости и одновременного вычисления расстояний от концевых точек одного из отрезков до второго отрезка.

Цель изобретения — расширение функциональных возможностей путем дополнительного вычисления координат точки пересечения двух отрезков на плоскости и расстояний от конце50 вых точек одного из отрезков до другого отрезка и между концевыми точками отрезков.

Поставленная цель достигается тем, что функциональный преобразователь, содержащий первый, второй . и третий блоки поворота вектора, информационные входы которых являются соответственно первой, второй и

ro триггера является выходом преобразователя, выходы первого элемента

И и вычитателя аргументов соединены соответственно с первыми и вторыми управляющими входами блоков поворота 5 .вектора, выход второго элемента ИЛИ соединен с управляющими входами элементов И первой и второй групп, вторые входы элементов И которых соединены соответственно с вторыми 10 выходами второго и третьего блоков поворота вектора, выходы элементов

И первой и второй групп соединены с первыми и вторыми входами вычита-. теля, выход которого является выхо- 15 дом преобразователя.

Каждый блок поворота вектора .содержит два коммутатора, два регистра сдвига и два сумматора-вычитателя, причем первые входы коммутаторов являются информационными входами блока поворота вектора, первый и второй управляющие входы которого соединены соответственно с управляющими входами регистров сдвига и вхо- 25 дами управления режимом сумматороввычитателей, выходы которых являются первой и второй группами выходов блоков поворота вектора и соединены с вторыми входами соответствующих . коммутаторов, выходы которых соединены с входами соответствующих регистров сдвига и первыми входами соответствующих сумматоров-вычитателей, вторые входы которых соединены

35 с выходами разноименных регистров сдвига (3 ). третьей группами входов операндов преобразователя, два элемента И, вычитатель, блок управления, содержащий вычитатель аргумента, счетчик, два триггера, пять элементов И, первый и второй коммутаторы, первый и второй компараторы, первый,. второй и третий элементы ИЛИ и элемент НЕ,. дополнительно содержит четвертый блок поворота вектора, третью и четвертую группы элементов И, второй вычитатель, первый и второй множительно-делительные блоки, а в блок управления введены второй вычитатель аргумента, две группы элементов И, третий коммутатор, три триггера, распределитель импульсов, пять элементов И и два элемента ИЛИ, причем в блоке управления единичный выход первого триггера соединен с первым входом первого .элемента ИЛИ, вторым входом первого элемента И и первыми управляющими входами первого и второго коммутаторов, вторые управляющие входы первого и второго коммутаторов соединены с управляющими входами элементов И первой и второй групп, единичным выходом третьего триггера, вторым входом десятого элемента И и вторым входом первого элемента ИЛИ, выход которого соединен с первым входом второго элемента И, второй вход которого соединен с тактовым входом преобразователя и с первым входом третьего элемента

И, второй вход которого соединен с единичным выходом четвертого триггера, нулевой вход которого соединен с единичным входом первого, нулевыми входами второго, третьего и пятого триггеров и установочным входом преобразователя, выход третьего элемента И соединен с управляющим входом распределителя импульсов, первый выход которого соединен с первыми входами второго,и третьего элементов ИЛИ и первым управляющим входом третьего коммутатора, второй управляющий вход котороГо соединен с первыми входами четвертого и пятого элементов И, вторым входом третьего элемента ИЛИ и вторым выхо" дом распределителя импульсов, третий выход которого соединен с единичным входом третьего и нулевым входом четвертого триггеров, нулевой вход первого триггера соединен с единичным входом четвертого триггера, первым входом шестого элемента И д

11361

7 выходом седьмого элемента И, входы которого соединены с соответствующи- ми выходами разрядов счетчика, выход переполнения которого соединен с вторым входом шестого элемента И, выход которого соединен с вторым входом второго элемента ИЛИ и нулевым входом третьего триггера, выход третьего коммутатора соединен с первыми информационными входами первого и 1О второго компараторов, первые выходы результатов сравнения операндов которых соединены соответственно с первым и вторым входами восьмого элемента И соответственно, выход которого соединен с первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом девятого элемента И, первый и второй входы которого соединены с вторыми щ выходами результатов сравнения операндов соответственно первого и второго компараторов, управляющие входы которых соединены с выходом третьего элемента ИЛИ, выход четвертого 25 элемента HJIH соединен через элемент

НЕ с вторыми входами четвертого и пятого элементов И, выходы которых соединены с единичными входами второго и пятого триггеров соответствен- ЗО но, первый и второй входы пятого элемента ИЛИ соединены с выходами первого и десятого элементов И соответственно, первые входы которых соединены с выходами, первого и второго вычитателей аргумента соответственно, первые входы операндов которых соединены с выходом первого коммутатора и выходами элементов И первой группы, вторые входы операндов первого и второго вычитателей

40 аргумента соединены с выходом второго коммутатора и выходами элементов

И второй группы соответственно, выход второго элемента И соединен с управляющим входом счетчика,информа45 ционнБ1й вход четвертого блока поворота вектора соединен с четвертой группой входов операндов преобразователя, первая группа выходов операндов четвертого блока поворота вектора соединена с информационными входами элементов И третьей группы, управляющие входы которых соединены с выходом второго элемента ИЛИ блока управления и управляющими входами элементов И четвертой группы преобразователя, информационные входы . которых соединены с первой группой

54

8 выходов операндов блока поворота век. тора и первым информационным входом первого коммутатора блока управле-.

l ния, второй информационный вход первого коммутатора блока управления соединен с вторым входом первого компаратора блока управления и второй группой выходов операндов второго блока поворота вектора, первая группа выходов операндов которого соединена с первым информационным входом второго коммутатора блока управления и информационными входами элементов И пятой группы, управляющие входы которых соединены с выходом второго элемента ИЛИ блока управления и управляющими входами элементов И шестой группы преобразователя, информационные входы которых соединены с первой группой выходов операндов третьего блока поворота вектора, вторая группа выходов операндов которого соединена с вторым информационным входом второго коммутатора блока управления и первым информационным входом третьего коммутатора, второй информа-. ционный вход которого соединен с вторыми входами элементов И первой группы и второй группой выходов операндов четвертого блока поворота вектора, вторая группа выходов операндов первого блока поворота вектора соединена с первыми входами элементов И второй группы и вторым информационным входом второго компаратора, выход пятого элемента ИЛИ блока управления соединен с первыми управляющими входами первого и четвертого блоков поворота вектора, вторые управляющие входы которых соединены с выходом в roporo элемента И блока управления, первыми управляющими входами первого и второго множительно-делительных блоков и вторыми управляющими входами второго и третьего блоков поворота вектора преобразователя, первые управляющие входы которых соединены с выходами первого вычитателя.аргумента блока управления, второй выход распределителя импульсов блока управления соединен с вторыми управляющими входами первого и второго множительноделительных блоков, третьи управляющие входы которых соединены с четвертым выходом распределителя импульсов блока управления, выход шестого элемента И блока управления

l.136154

10 соединен с четвертыми управляющими входами первого и второго множительно-делительных блоков, выходы которых соединены соответственно с пятой и шестой группами выходов 5 преобразователя, выходы элементов

И третьей и четвертой групп соединены соответственно с входами первого и второго операндов первого вычитателя, выход которого соединен с 10 второй группой выходов преобразователя и с первыми информационными входами первого и второго множительно-делительных блоков, вторые информационные входы которых соединены с 15 выходом второго вычитателя, входы первого и второго операндов которого соединены с выходами элементов И пятой и шестой групп соответственно, выходы второго вычитателя соединены 20 с первой группой выходов преобразователя, третьи информационные входы первого и второго множительно-делительных блоков соединены с третьей группой входов операндов преобразо- 25 вателя, четвертая группа входов операндов соединена с четвертыми информационными входами первого и второго множительно-делительных блоков.

При этом каждый множительно-дели- 30 .тельный блок содержит первый, второй и третий коммутаторы, первый и второй регистры сдвига, первый и второй сумматоры-вычитатели, причем первый информационный вход первого коммутатора

35 соединен с первым информационным входом второго коммутатора и первым информационным входом множительноделительного: блока, первый управляющий вход которого соединен с управляющими входами первого и второго регистров сдвига, разрядные выходы которых соединены с первыми входами операндов соответствующих сумматоров-вычитателей, вторые входы операнддв которых соединены с первыми выходами соответствующих коммутаторов, вторые выходы которых соединены с разрядными входами соответствующих регистров сдвига, выходы

$0 первого и второго сумматоров-вычитателей соединены с вторыми информационными входами соответствующих коммутаторов, выход знакового разряда первого сумматора-. вычитателя соединен с управляющим входом третьего коммутатора, выход которого соединен со знаковыми входами первого и второго сумматоров-вычитателей, второй управляющий вход множительно-делительного блока соединен с первым информационным входом третьего коммутатора и первыми управляющими входами первого и второго коммутаторов, вторые управляющие входы которых соединены с третьим управляющим входом множительно-делительного блока и вторым информационным входом третьего коммутатора, третий информационный вход которого соединен с третьим управляющим входом второго коммутатора и четвертым управляющим входом множительно-делительного блока, второй информационный вход которого соединен с третьим информационным входом второго коммутатора, третий информационный выход которого соединен с разрядными входами первого ( регистра сдвига, третий и четвертый информационные входы множительноделительного блока соединены с третьими и четвертыми информационными входами соответственно первого и второго коммутаторов, информационный выход второго сумматора-вычитателя соединен с выходом множительно-делительного блока.

На фиг. 1 представлена блок-схема преобразователя; на фиг. 2 — блоксхема множительно-делительного блока; на фиг. 3 — блок-схема блока управления.

Функциональный преобразователь содержит блоки 1 — 4 поворота векторов, блок 5 управления, группы элементов И б — 9, вычитатели 10 и 11, множительно-делительные блоки

12 и 13, информационные группы входов 14 — 21 преобразователя, выходы

22 — 27 результатов преобразователя.

Каждый множительно-делительный блок содержит регистры 28 и 29 сдвига, коммутаторы 30 и 31, сумматорывычитатели 32 и 33, коммутатор 34 режима сумматоров-вычитателей, информационные группы входов 35 — 38, управляющие входы 39-42.

Блок 5 управления содержит вычитатели 43 и 44 аргумента, коммутаторы 45 — 47, компараторы 48 и 49, группы элементов И 50 и 51, счетчик

52, распределитель 53 импульсов, триггеры 54 — 58, элементы И 59 — 68, элементы ИЛИ 69 — 73, элемент НЕ

74, входы 75 — 82, выходы 83 — 91. (U,— è„) „

Z +Z

2 . 1

0 = х (01= ), ()2= г(" = ч ) х„ 3,Р, г — коорд а концевых точек M (х„,х.,) и

M2(X2ó1 )одного из отрез ков;

71 и 22--соответственно расстояния от точек М„и

M> po прямой М> M ð заданной коордйната- 1S — ми концевых точек М (х, ) и М (х1,ч ) второго отрезка;

H f(y„y,g„,Z ) — координаты точки

М (х1 ) пересечения отрезков М„М и M M<

Множительно-делительный блок работает следующим образом.

В первый предварительный такт по сигналу ы управления на входе

40 блока аргументы 21 и Z с входов

35 и 36 заносятся через коммутатор

30 в регистр 28 и сумматор-вычитатель 32 соответствено, а аргументы

0„ и U с входов 37 и 38 заносятся через коммутатор 31 в регистр 29 и сумматор — вычитатель 33 соответствен11

Множительно-делительный блок реализует функцию вида

1136!54 12 младших разрядов .по тактовым импуль. сам, поступающим по управляющему входу 39 прерывания итерационного. процесса из блока 5 управления. При этом схема сдвига содержимого регистров 28 и 29 обеспечивает организацию однотактного одноразрядного сдвига в соответствии с номером итерационного шага (=1,2,.. °, л) для образования очередных приращений величин 2„2 < " и д02-(+ Сдвинутая информация из регистров 28 и

29 поступает соответственно на сумматоры-вычитатели 32 и 33, где производится ее суммирование или вычитание с предыдущим результатом. Знаком сумматоров-вычитателей управляет коммутатор 34 выбора режима сумматоров-вычитателей по входу знакового разряда сумматора-вычитателя 32.

Результаты с сумматоров-вычитателе"

32 и 33

3 и 33 заносятся через коммутаторы

30 и 31 в сумматоры-вычитатели 32 и 33. Кроме того, результат с сумматора=вычитателя 33 поступает на выход множительно-делительного блока.

Итерационный процесс прерывается при отсутствии тактовых импульсов на входе 39.

Таким образом, в итерационном режиме работы множительно-делительный блок реализует алгоритм $2): но. По этому же сигналу м>„ с помощью коммутатора 34 устанавливается режим суммирования в сумматоре-вычитателе 33, à по заднему фронту сигназ ла (м„ в сумматорах-вычитателях 32 и ЗЗ выполняются соответствующие операции над аргументами Z u

К "г

Во второи предварительный такт по сигналу м управления на входе

41 блока содержимое сумматора-вычитателя 33 передается через коммутатор 31 в регистр 28 и сумматорвычитатель 32. По этому же сигналу

ы с помощью коммутатора 34 устанав2 ливается режим вычитания в сумматоре-вычитателе 32, а содержимое сумматора-вычитателя 32 передается через коммутатор 30 на его входы.

Далее по заднему фронту сигнала ц уПравления в сумматоре-вычитателе

32 вычисляется величина д =-t +hU< ,с предварительной передачей величины

Через коммутатор 30 в регистр 28.

После завершения второго предварительного такта информация в регистрах 28 и 29 сдвигается в сторону

Kiè=4 Ч;,2

-(i+1)

-(i+1) ! !+1=Ь- Ъ; 2 где

+", Pt 70 ;= з1Ct р,. = о 5о= + 0, Ы=О-0„;

Е Р + . p

2 1tl

Последняя итерация характеризуется минимальным значением л; «О

aU2;

При этом значение 1

После проведения и итерационных шагов аргумент U, по сигналу u) управления на входе 42 блока заносится через коммутатор 3! в регистр 29.

При этом с помощью коммутатора 34 в сумматоре-вычитателе 33 устанавливается режим суммирования. По задне.му фронту сигнала в сумматоре3 вычитателе 33 производится окончательное вычисление функции (u-u y ц +

1 ъ(1 2

Блок 5 управления вырабатывает следующие сигналы: управление знакаI3

I I 36154

14 ми сумматоров-вычитателей блоков

I 4 поворота векторов; прерывание итерационного процесса; разрешение прохождения информации с выходов блоков поворота векторов на вычитатели 10 и 11, с вычитателей на множительно-делительные блоки 12 и

13 и с входов преобразователя на множительно-делительные блоки; указатели, что вычисляется расстояние от концевых точек одного из . отрезков до второго отрезка или до концевых точек второго отрезка.

Блок управления работает следующим образом.

По сигналу Пускп, поступающему на вход 82, триггер 54 устанавливает ся в единичное состояние, а триггеры 55 — 58 устанавливаются в нулевое 20 состояние. При этом координаты точек М„,М2, МЭ и M+ заносятся в блоки поворота векторов. Триггер

54 разрешает через элемент ИЛИ 69 прохождение синхро-импульсов с входа 25

81 через элемент И 59 на счетчик

52 шагов и через выход 85 на шину прерывания итерационного процесса.

Это приводит к возникновению итерационного процесса поворота векторов в блоках поворота векторов. Информация х .и х1.- с выходов соответ3,1 Ф„i ствующих блоков поворота векторов через входы 77 и 79 и коммутаторы

46 и 45 управляемые триггером 54, поступает на входы вычитателя 43. На

35 выходе знакового разряда вычитателя

43 формируется сигнал управления знаком сумматоров-вычитателей блоков поворота векторов, который через

40 выход 84, а также через элемент И 68, J элемент ИЛИ 73 и выход 83 поступает на блоки поворота векторов. После проведения и итерационных шагов на элементе и 60 формируется сигнал, 45 который устанавливает триггер 54 в нулевое состояние, а триггер 56— в единичное состояние. В результате этого синхроимпульсы с входа 81 через элемент И 62 поступают на вход распределителя 53 импульсов. Первый из них через элемент ИЛИ 70 поступает на выход 89 и разрешает прохождение информации с выходов блоков поворота векторов на вычитатели преобразователя. Этот же импульс, разрешает. про- 55 хождение информации y3 р 1I J4 п-1 (1 с входов 80 н 76 и информации с входов 78 через коммутатор 47 на комиараторы 48 и 49. Состояние выходов компараторов 48 и 49

У ЪУ;У 4У У У

1,П-1 Э,h-1 1)п-1 3,п-1 1,ll-1 4,п-1

I. ($ „ анализируется элемен тами И 63 и 64 и элементом ИЛИ 71.

Если не выполняется условие

УЭп 1 4 У1„1 )У4.„1, то на выходе

У C элемента НЕ 74 формируется сигнал, устанавливающий через элемент И 65 триггер 57 в единичное состояние и на выходе 88 формируется .сигнал, указывающий, что вычисляется расстояние от одной из концевых точек (точки М,)одного из отрезков (отрезка М„M 1до одной из концевых точек(точки МЭ)второго отрезка (М М+1. Если условие У ф У

Э,П- 1,П-1> 4. Н выполняется, то триггер 57 остаетСя в нулевом состоянии.

Второй синхроимпульс с выхода распределителя 53 импульсов через выход 90 разрешает прохождение информации Z Z2 с выходов вычитателей функционального преобразователя и информации. х х у у с

2 1 его входов на множительно-делительные блоки и одновременно устанавливает соответствующий режим работы сумматоров-вычитателей множительно-делительных блоков. Этот же синхроимпульс разрешает прохождение информации у3 и у п1 с входов 80

I и 76 и информации У „, с входов 75

1 через коммутатор 47 на компараторы

48 и 49. Состояние выходов компараторов 48 и 49

Tie >У =У

2 и-1 3, п-а 2,п-1 3>ПãУ

+,п-1 2,п-1 Ф, и-1 анализируется элементами И 63 и 64 и элементом ИЛИ 71. Если не выполняется условие у „«„ >g >у

Эп- х 2,п-1с то на выходе элемента HE 74 формируется сигнал, устанавливающий через элемент И 66 триггер 58 в единичное состояние и на выходе 87. формируется сигнал, указывающий, что вычисляется расстояние от второй концевой точки М отрезка М1М2до второй концевой точки М4 отрезка МЗМ . Если условие "3 7< у2 -., 4 у4 -1 вь1полня. ется,то триггер 58 остается в нулевом состоянии.

Третий синхроимпульс с выхода распределителя 53 импульсов через выход 91 управляет выполнением опе15, 1136154

16. рации вычитания величины 1 из величины дЦ в множительно-делитель. ных блоках преобразователя.

Четвертый синхроимпульс с выхода распределителя 53 импульсов устанавливает триггер 55 в единичное состояние, а триггер 56 в нулевое состояние, При этом через элемент

ИЛИ 69 открывается элемент И 59 и начинается второй итерационный про- >0 цесс в блоках поворота векторов и итерационный процесс в множительноделительных блоках. Информация

У„, У3 (j= n,2n-11с выходов соответствующих блоков поворота векторов 15 через входы 78 и 80 и коммутаторы

46 и 45 поступает на входы вычислителя 43, где формируется сигнал управления знаком сумматоров-вычитателей соответствующих блоков поворо- 2р та векторов. Одновременно информация У2 У (1=n,2n-1)с выходов соот 1 1 ветствующих блоков поворота векторов через входы 75 и 76 и группы элементов И 51 и.50 поступает на входы вычитателя 44, где формируется сигнал с1, управления знаком сумматоров.

1 вычитателей соответствующих блоков поворота векторов, который через элемент И 67 и элемент ИЛИ 73 поступает на выход 83.

Второй итерационный процесс заканчивается после того, как в счетчике

52 зафиксировано число-2д итерационных шагов. При этом на выходе элемента И 61 формируется сигнал, раз35 решающий прохождение информации

Х„, У„ с входов функционального преобразователя на множительно-делительные блоки и устанавливающий режим

40 суммирования сумматоров — вычитателей множительно-делительных блоков, Этот же сигнал через элемент ИЛИ 70 разрешает прохождение информации на входы вычитателей функционального пре45 образователя и устанавливает в нулевое состояние триггер 55.

Функциональный преобразователь работает следующим образом.

Координаты концевых точек

M (X1, У ) и М2(Х2,уг) первого о рез"а поступают через входы 18 — 21 в блоки 3 и 4 поворота векторов соот.ветственно, а координаты концевых точек M3(Õ>У Jи М4(Х4У4.)поступают через входы 16,17,14 и 15 в блоки

2 и 1 поворота векторов соответственно. В блоках 1 — 4 поворота векто- ров производится итерационный процесс одновременного поворота векторов ОИ.„, ОГ ;, ОГО и ОЙ1 на угол (, определяемый равенством проекций точек М3 и М на одну из осей координат(например, на ось ОХ)по алгоритму Волдера: е i+1 т,3- 1 Х ; 2

"1 1 -1, р.(g ф,i 3,! =" 4, i =О,n-1

Последняя итерация характеризуется минимальным значением j; О, при достижении которого блок 5 управления вырабатывает сигнал прерывания процесса поворота векторов. При этом взаимное расположение проекций всех четырех точек M „,,М, М3 и М, на ось ОУ определяется парой из двенадцати возможных неравенств:

3 ) 1 4 1 1 ) 4 ) 3 1 1 3 (+

3 2 2 3 (4 2 (+ (3

Эти неравенства анализируются в блоке 5 управления. Если имеет место одного из неравенств первой пары (y3 > y„>(y+) и одно из неравенств четвертой пары(У3 >(У2 7(У+), то на выходах 24 и 25 функционального преобразователя присутствует комбинация сиг налов, указывающая, что после окончания пЕрвого итерационного цикла вычисляются расстояния Z„ и 2 от концевых точек М1 и MZ отрезка М„М до отрезка М М„. Если имеет место одно из неравейств первой пары (У3 (y„ (y+) и одно из неравенств либо пятой пары (Уг (У (У4 ) либо шестой пары(У3 (У+ (У2), то на выходах 24 и 25 функционального преобра- зователя формируется комбинация сигналов, указывающая, что вычисляется расстояние Z от концевой точки

М, отрезка N1M до отрезка М М и расстояние Zz от концевой точки М отрезка М„М до прямой, являющейся продолжением отрезка M M . Если имеет место одно из неравенств четвертой пары (у3>(y, 1) и одно из неравенств либо второй пары (у,) < ) g3) либо третьей пары (у (у (У, ), то на выходах 24 и 25 функционального преобразователя формируется комбинация сигналов, указывающая, что вычисляется расстояние 2 от концевой точки М1 отрезка

M M до отрезка М3 М4 и расстояние

1 2 от концевой точки М2 отрезка М„М д .

2 и Z = Z +Z а во втором — величины 40

2i дУ = У2 — У1 и 2 =Z1+ . Затем блок

5 управления вырабатывает сигнал, разрешающий вычисления в множительно-делительных блоках 12 и 13 величин о =.2 дХ ° и р„=-2 .+ду соответст- 45 венно. Далее блок 5 управления снимает сигнал прерывания итерационного процесса, в результате чего в блоках

1 — 4 поворота векторов начинается второй итерационный цикл, направлен- 50 ный на совмещение проекций точек

М1 и М>, М и М . При этом, операторы поворота и ф". определяются зна-. ками разностеи у! У,-у,-и у!!ху

4 1 г1 1 соответственно, а в: качестве началь- 55 ных условий Х,„ 1 У 0 берутся те, то

1 I получены в конце первого итерационного цикла. Одновременно в множи17 ° 1l 3 прямой, являющейся продолжением оч.резка М>М<. Если не имеет места ни одно из неравенств первой пары (Уз У1 У )и ни одно из неравенств

4еТВе-Ртой пары (g 4 g 4 Yg ) выходах 24 и 25 функционального преобразователя формируется комбинация сигналов, указывающая, что вычисляются расстояния Z и Z2 от концевых точек М„ и M отрезка М „ М до линии, являющейся продолжением отрезка

МЭМИ

Во время анализа неравенств блок

5 управления вырабатывает сигнал, резрешающий прохождение информации

Х1. и х > с выходов блоков поворота (1 векторов через группы элементов И 6 и 7 на входы вычитателя 10, где вычисляется расстояние „= 1 x „,. — х ; ( от концевой точки М1 отрезка М Й .до отрезка М Мнили до прямой, являющейся продолжением отрезка М,М, .

Этот же сигнал разрешает прохождение информации Х .и х с выходов

2,1 блоков 4 и 1 поворота векторов через группы элементов И 8 и 9 на входы вычитателя 11, где вычисляется расстояние 2 =)Х2.- Х .) от

2 1 4,1 концевои To KM M2 отрезка MiM2go отРезка M3M„или до пРямой М9М49 являющейся йродолжением отрезка

M M4. Далее блок 5 управления вырабатывает сигнал, разрешающий прохождение информации 21 и 2 с выходов вычитателей 10 и ll и йнформации

Х.„ x2,У,У2 с входов 18, 19, 20 и 21 функционального преобразователя на множительно-делительные блоки 12 и

13, в первом из которых одновременно вычисляются величины д X = Х вЂ” x

18. тельно-делительных блоках 12 и 13 начинается итерационный цикл реализации множительно-делительных операций, направленный на устремление соответствующих этим блокам величин

I Н и (3,. к нулю, в результате чего соответствующие величины и устремляются к величинам с

ДУЕ„

22

2 Z соответственно

Последняя итерация характеризуется минимальными значениями величин (л .лг у, 40, -.ФО ф О и р 0 при дос тижении которых блок 5 управления вырабатывает сигнал прерывания второго итерационного цикла в множительно-делительных блоках 12 и 13. По этому же сигналу информация I,j и х> с выходов блоков 2 и 3 поворота

i) векторов через группы логических элементов И 6 и 7 поступает на вычитатель 10, на выходе 22 которого формируется величина 2 = )Х - ХЗ

1 1J 3f1 расстояния от концевой точки М от1 резка" М М2до концевой точки М отрезка М М„ . Этот же сигнал разрешает прохождение информации Х2 и Х4 .

tl д через группы логических элементов

И 8 и 9 на вычитатель ll, на выходе

23 которого формируется величина

1 расстояния 22 --)х2;-x<;(от концевой точки М2 отрезка МаМ до концевой точки М отрезка М. М . Кроме того

5 %

В этот же сигнал разрешает прохождение преобразователя на множительноделительные блоки 12 и 13 соответственно, на выходах 26 и 27 которых формируются соответственно величины координат точки М (Хо, У )пересечения двух отрезков М М М M

21 3 +

Lx Z х =гх °

Т ° 2

1 2

ЛУ2 =J+

2„+ 22

В отличие от известных устройств, вычисляющих расстояние от точки до отрезка, предлагаемое устройство, кроме указанной операции, вычисляет координаты точки пересечения двух отрезков и кратчайшее расстояние от концевых точек одного из отрезков до второго отрезка, а также расстояние между концевыми точками отрезков, что существенно расширяет его функци ональные возможности. Кроме этого, предлагаемое устройство содержит примерно в 1,5 — 2 раза меньше элемен.

1136154

19.

20 тов и узлов по сравнению с известными при примерно одинаковом быстродействии их. Действительно, предла гаемое устройство с эдержит 76 элементов и узлов, причем маскималь- 5 ное время всех функциональных преобразований равно 7 =(2ь+5 Т. В то же время для решения этих задач с помощью вычислителя, содержащего два устройства для .вычисления расстоя- 10 ния между точкой и отрезком, устройство для решения системы линейных алгебраических уравнений и четыре умножителя для вычисления свободных членов С„, и С уравнений потребуется не менее, чем 112 элементов и узлов, а время вычислений равно ь.„ =(2 и +4)Т. Для повышения надежнос-. ти и расширения класса решаемых систем линейных алгебраических урав- 20 нений в соответствующее устройство необходимо вводить дополнительно блоки и узлы(блоки сравнения, регистры, сумматоры-вычитатели и др.), что еще более усложняет известные устройства по сравнению с предлагаемым.

Помимо указанных операций, предлагаемое устройство можно использовать для одновременного вычисления расстояний между концевыми точками отрезка и прямой и выполнения множительно-делительных операций. Устройство также позволяет реализовать конвейерный принцип вычислений расстояний между концевыми точками одного из отрезков и вторым отрезком и координат точки пересечения отрезков, если заранее известно, что проекции точек одного из отрезков на второй отрезок лежат между его концевыми точками, так как в этом случае нет необходимости проводить второй итерационный цикл в блоках поворота векторов. В этом случае. время решения задачи равно

Т =. (и +4 )Т, т. е. примерно в 2 раза меньше по сравнению с известным.

1136154 г. Ужгород, ул. Проектная, 4