Устройство центрального управления процессора

 

1. УСТРОЙСТВО ЦЕНТРАЛЬНОГО УПРАВЛЕНИЯ ПРОЦЕССОРА, содержащее блок буферизации команд, блок локальной памяти, блок счетчиков, блок микропрограммного управления, блок трансляции адреса, сумматор адреса, регистры командной информации первого , второго и третьего уровней и селекторы первого и второго слагаемых , выходы которых соединены с пер-вым и вторым входами сумматора адреса соответственно, выход которого соединен с соответствующими входами адреса блока локальной памяти, блока трансляции адреса и селектора первого слагаемого, первый информационньй вход которого соединен с первым информационным входом селектора второго слагаемого и с выходом информации базы и индекса блока локальной памяти, первый информационный вход которого подключен к первому входу управляющей информации устройства и информационному входу блока буферизации команд, а второй информационный вход - к второму входу управляющей информации устройства, первый информационныйВЫХОД блока локально памяти подключен к первому выходу управляющей информации устройства, а второй информационный выход - к второму выходу управляющей информации устройства, информационному входу блока трансляции адреса , информационному входу сегектора первого слагаемого, выходы микроприказов блока микропрограммного управления подключены к соответствующим управляющим входам блока локальной памяти, блока счетчиков и блока буферизации команд, селекторов первого и второго слагаемых и блока трансляции адреса, вход внешних запросов блока микропрограммного управления соединен с входом внешних запросов устройства, а вход признаков ветвления - с соответствующими выход-ами признаков ветвления блока буферизации команд, сзжматора адреса и блоСО ка трансляции адреса, выход абсоф лютного адреса которого соединен с соответствующими входами абсолют J ного адреса блока локальной памяти и блока буферизации команд, выходы регистров командной информации, первого, второго и третьего уровней соединены с соответствующими инАормационными входами блока микропрограм много з правления и чресными входами локальной памяти, вход адреса кo aнды которого соединен с входом команды селектора первого слагаемого и выходом адреса команды блока счетчиков; первый информационный которого соединен с выходом регистра командной информации первого уров

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

4 (51) 0 06 F 15/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

СПИСАНИЕ ИЗОБРЕТЕНИЯ, К АВТОРСНОМУ СВИДЕТЕЛЬСТВУ (21) 3600197/24-24 (22) 01.06 ° 83

,(46) 23.01.85. Бюл. ¹ 3 (72) А.И. Никитин, Л.С.Зак, И.П. Цуканов, К.И. Мегель, А.Б. Засоко, Н.М. Маликова, Л.Г. Нестерова и Н,А. Игнаткин (53) 681.325(088.8) (56) 1. Connors ИЛ. Florkonski I.Н.,„

Patton S.Ê. The IBM 3033 an inside

look, Datamation, May, 1979, р.198218.

2. Ц53.057.006TÎ. Процессор EC

2060. Техническое описание. 1981 (прототип). (54) (57) 1. УСТРОЙСТВО ЦЕНТРАЛЬНОГО

УПРАВЛЕНИЯ ПРОЦЕССОРА, содержащее блок буферизации команд, блок локальной памяти, блок счетчиков, блок микропрограммного управления, блок трансляции адреса, сумматор адреса, регистры командной информации первого, второго и третьего уровней и селекторы первого и второго слагаемых, выходы которых соединены с пер.вым и вторыМ входами сумматора адреса соответственно, выход которого соединен с соответствующими входами адреса блока локальной памяти, блока трансляции адреса и селектора первого слагаемого, первый информационный вход которого соединен с первым информационным входом селектора второго слагаемого и с выходом информации базы и индекса блока локальной памяти, первый информационный вход которого подключен к первому входу управляющей информации устройства и информационному входу блока буферизации команд, а второй

„„SU,;„1136177 А информационный вход — к второму входу управляющей информации устройства, первый информационный выход блока локальной памяти подключен к первому выходу управляющей информации устройства, а второй информационный выход — к второму выходу управляющей информации устройства, информационному входу блока трансляции адреса, информационному входу се."ектора первого слагаемого, выходы микроприказов блока микропрограммного управления подключены к соответствующим управляющим входам блока локальной памяти, блока счетчиков и блока буферизации команд, селекторов первого I и второго слагаемых и блока трансляции адреса, вход внешних запросов блока микропрограммного управления соединен с входом внешних запросов устройства, а вход признаков ветвле- O ния — с соответствукицими выходами признаков ветвления блока буферизации команд, сумматора адреса и бло-. ка трансляции адреса, выход абсо- С4 лютного адреса которого соединен фЪ с соответствующими входами абсолютного адреса блока локальной памяти и блока буферизации команд, вы- а ф ходы регистров командной информации., первого, второго и третьего уровней соединены с соответствующими информационными входами блока микропрограм много управления и пресными входами ф» локальной памяти, вход адреса команды которого соединен с входом команды селектора первого слагаемого и выходом адреса команды блока счетчиков, первый информационный вход которого соединен с выходом регистра. командной информации первого уров1i3 ня, о т л и ч а ю щ е е с я тем,что> с целью повьппения быстродействия, в него введены селекторы первого, второго и третьего уровней, первый се" лектор адреса команды, второй селектор адреса команды, селектор третьего слагаемого, блок связи с операционным устройством и блок связи с устрой ством управления памятью, выход запроса которого соединен с первым запросным входом устройства, а вход адреса— с первым информационным входом второго селектора адреса команд и выходом сумматора адреса, третий вход которого соединен с выходом селектора третьего слагаемого, вход абсолютного адреса которого соединен с входами абсолютного адреса блока связи с операционным устройством и блока связи с устройством управления памятью и подключен к выходу абсолютного адреса. блока трансляЦйй адреса, информа- ционный вход которого соединен с информационным входом блока связи с устройством управления памятью, вторым информационным входом второго селектора адреса команд.и информационным входом блока связи с операционным устройством, выход которого соединен с вторым запросным выходом устройства, а вход управляющей информации соединен с выходом регистра командной информации второго урсв ня, первыми информационными входами селекторов первого, второго и третье" го уровней, вторые информационные входы этих селекторов соединены с выходом регистра командной информации третьего уровня, вход которого соединен с выходом селектора третьего. уровня, выход селектора второго уровня соединен с входом регистра командной информации второго уровня, третий информационный вход которого соединен с выходом регистра командной информации первого уровня и входом управляющей информации селектора третьего слагаемого, первый информационный вход которого .соединен с выходом счетчика предварительной накачки блока счетчиков, выход идентификатора которого соединен с первым .информационным входом селектора первого уровня, выход которого соединен с входом регистра командной информации первого уровня, а второй информационный вход — с информационным выходом блока буйеризации команд, выход первого

6177 селектора адреса команды соединен с входами. адреса команды блока буферизации команд и блока локальной памяти, вход адреса которого соединен с первым входом первого селектора адреса команды, второй вход которого соединен с выходом адреса команды блока счетчиков, выходы . микроприказов блока микропрограммного управления подключены к соответствующим входам управления селекторов первого, второго и третьего уровней, второго селектора адреса команд, селектора третьего слагаемого, блока связи с операционным устройством и блока связи с устройством управления памятью, выход признака ветвления которого соединен с входом признака ветвления блока микропрограммного управления, а выход маркера записи операнда два соединен с входом маркера записи;операнда два блока локальной памяти.

2, Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок связи с операционным устройством содержит регистр маски программы слова состояния программы и регистр запросного слова в операционное устройство, выход которого является выходом блока, а вход управления соединен с вхо дом управления регистра маски и входом управления блоку, информацион.ный вход регистра маски соединен с информационным входом блока, а выход — с входом маски регистра запросного слова в операционное устройство, вход абсолютного адреса которого сое"динен с входом абсолютного адреса бло ка.

3. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок связи с устройством управления памятью содержит блок памяти маркеров, регистр ключа защиты из слова состояния про граммы, четыре элемента И, три элемента НЕ, три элемента ИЛИ и ре:гистр запросного слова в устройство управления памятью, выход которого является выходом запроса блока, а вход абсолютного адреса подключен к входу абсолютного адреса блока, первому входу первого элемента И, первому входу второго элемента И,и первому входу третьего элемента И,,второй вход которого соединен с вто рым входом второго элемента И, первым входом четвертого элемента И, управляющим входом блока памяти мар-, 11 36 керов, управляющим входом регистра запросного слова в устройство, управления памятью и управляющим входом блока, вход адреса блока соединен с входом адреса блока памяти маркеров, выход маркера которого соединен с выходом маркера записи два блока и входом маркера регистра запроеного слова в устройство управления памятью, вход защиты которого соединен с выходом четвертого элемента И, второй вход которого соединен с выходом регистра ключа защиты из слова состояния программы, вход которого ооединен с информационным входом блока, выход ветвления которого соединен с выходом приз иаков блока памяти маркеров, выход

177 третьего элемента И соединен с входом первого элемента НЕ и с первыми входами первого и второго элементов ИЛИ, выходы которых подключены к первому и второму кодовым входам регистра запросного слова в устройство управления памятью соответственно, второй вход первого элемента ИЛИ соединен с выходом третьего элемента ИЛИ и входом второго элемента НЕ, выход которого соединен с, вторым входом второго элемента ИЛИ, выход первого элемента НЕ соединен с вторым входом первого элемента И, третий вход которого соединен с выходом третьего элемента НЕ, вход которого соединен с выходом второго элемента И и вторым входом третьего элемента ИЛИ.

Изобретение относится к области вычислительной техники и предназначено для работы в составе мультипроцессора быстродействующих ЭВМ.

Известно устройство центрального . управления процессора .с несколькими уровнями совмещения, содержащее блок выборки команд, регистр команд, .дешифратор команд, буферы очереди команд, буферы адресов операндов, блок управления выборкой команд и сумматор Я .

Связь между блоками асинхронная, управление блоками схемное. Асинхронность связей и схемное управление приводят к усложнению аппаратуры, Блок выборки команд содержит три группы по четыре регистра в каждой, что недостаточно для хранения команд программных циклов и поэтому при- 20 водит к уменьшению быстродействия при выполнении программных циклов.

Наиболее близким к предлагаемому по технической сущности является устройство центрального управления 2S процессора цифровой вычис™тительной системы, содержащее буфер команд, регистры команд первого, второго и третьего уровней, блок местной памяти, регистры операндов;,цвухвходовой сумматор, счетчик команд, регистр адреса операндов, блок микропрограммного управления и блок блокировки уровней совмещения, причем вход буфера команд является входом устройства, а выход соединен с входом регистра команд первого уровня, второй †. к входу двухвходового сумматора, а третий— к входу регистра команд второго уров ня, выход которого соединен с входом регистра команд третьего уровня, выход которого является выходом устройства, адресные входы блока местной памяти соединены с выходами регистров. команд первого и третьего уровней, управляющий вход — с выходом блока микропрограммного управления, а выход — с входами регистров операндов, выходы которых являются выходами информации устройства и подключены к входам двухвхоцового сумматора, выход которого подключен к входу регистра адреса операндов, выход которого является выходом устройства, вход блока блокировки уровней совмещения является входом устройства, а выход соединен с входом . блока микропрограммного управления, выходы которого соединены с управляющими входами соответствегно регистра адреса операндов, буфера команд, регистров первого, второго и третьего уровней, регистров опеf 136171 4 рандов, двухвходового сумматора и счетчика команд, выход которого является выходом устройства (2) .

Однако для модификации адреса используется двухвходовой сумматор вместо трехвходового, что увеличи вает время выполнения модификации адреса в командах RХ "формата (типа принятых в ЕС ЭВМ). Отсутствие буфера командных слоев достаточной емкос- б ти приводит к потере времени при выполнении команд передачи управления.

Целью изобретения является повы" шение быстродействия процессора, f5

Цель достигается тем, что и устройстве центрального управления процессора, содержащем блок буферизации команд, блок локальной памяти, блок счетчиков, блок микропрограммного управления, блок трансляции адреса, сумматор адреса, регистры командной информации первого, второго и третьего уровней и. селекторы первого и второго слагаемых выходы которых соеди-25 нены с первым и вторым входами сум» матора адреса соответственно, выход которого соединен с соответствующими входами адреса блока локальной . памяти блок трансляции адреса и се" р

QQ .нектара первого слагаемого, перйый кнформационный вход которого соединен с первым информационным входом селектора второго слагаемого и; с выходом информации базы и индекса блока локальной памяти, пер- 35 вый информационный. вход, которого подключен к первому входу управляю- щей информации устройства и информационному входу блока буферизации команд, а второй информационный 40 вход — к второму вхоДу управляющей информации устройства, первый информационный выход блока локальной памяти подключен к первому выходу управляющей информации устройства, 45 а второй информационный выход — к второму выходу управляющей информации устройства, информационному входу блока трансляции адреса, информационному входу селектора первого слагае- 50 мого, выходы микроприкаэов блока микропрограммного управления подключены к соответствующим управляющим входам блока локальной памяти, блока счетчиков и блока буферизации ко- 55 манд, селекторов первого и второго слагаемых и блока трансляции адреса, вход внешних запросов блока микропрограммного управления соединен с входом внешних запросов устройства, а вход признаков ветвления - с соответствующими выходами признаков ветвления блока буферизации команд, сумматора адреса и блока трансляции адреса, выход абсолютного адреса которого соединен с соответствующими входами абсолютного адреса блока локальной памяти и блока буферизации команд, выходы регистров командной информации первого, второго и третьего уровней соединены с соответствующими инфорМационными входами блока микропрограммного управления и адресными входами блока локальной па мяти, вход адреса команды которого соединен с входом команды селектора первого слагаемого н выходом адреса команды блока счетчиков, первый информационный вход которого соединен с выходом регистра командной информации первого уровня, введены селекторы первого, второго и третьего уровней, первый селектор адреса команды, второй селектор адреса команды, селектор третьего слагаемого, блок связи с операционным устройством и блок связи с устройством управления памятью, выход запроса которого соединен с первым запросным входом устройства, а вход адреса — с первым информационным входом второго селектора адреса команд и выходом сум матора адреса, третий вход которого соединен с выходом селектора третьего слагаемого, выход абсолютного адреса которого соединен с входами абсолютного адреса блока связи с операционным устройством и блока связи с устройством управления памятью и подключен к выходу абсолютного адреса блока трансляции адреса, информационный вход которого соединен с ин формационным входом блока связи с устройством управления памятью, вторым информационным входом второго селектора адреса команд и информационным входом блока связи с операционным устройством, выход которого соединен с вторым запросным выходом устройства, а вход управляющей информации соединен с выходом регистра командной информации второго уровни, первыми информационными входами селекторов первого, второго и третьего уровней, вторые информационные входы этих селекторов соеди1i e1И иены с выходом регистра командной информации третьего уровня, вход которого соединен с выходом селектора третьего уровня, выход селектора второго- уровня соединен с входом реги- 5 стра командной информации второго уровня, третий информационный вход которого соединен с выходом регистра командной информации первого уровня и входом управляющей информации t0 селектора третьего слагаемого, первый информационный вход которого сое динен с выходом счетчика предварительной накачки блока счетчиков, выход идентификатора которого соеди- 15 нен с первым информационным входом селектора первого уровня, выход которого соединен с входом регистра командной информации первого уровня, а второй информационный вход- 20 с информационным выходом блока буферизации команд, выход первого селектора адреса команды соединен с входами адреса команды блока буферизации команд и блока локальной 25 памяти, вход адреса которого соединен с первым входом первого селектора адреса команды, второй вход которого соединен с выходом адреса команды блока счетчиков, выходы ми- з0 кроприказов блока микропрограммного управления подключены к соответствующим входам управления селекторов первого, второго и третьего уровней, второго селектора адреса команды

35 селектора третьего слагаемого блока

) связи с операционным устройством и блока связи с устройством управления памятью, выход признака ветвления которого соединеи с входом признака ветвления блока микропрограммного уп. равления, а выход маркера записи операнда два соединен с входом маркера записи операнда два блока локальной памяти.

Блок связи с операционным устрой ством содержит регистр маски программы слова состояния программы и регистр запросного слова в операцион,ное устройство, выход которого 50 является выходом блока, а вход управ ления соединен с входом управления регистра маски и входом управления

1 блока, информационный вход регистра маски соединен с информационным входом блока, а выход — с входом маски регистра запросного слова в операционное устройство, вход абсолютного адреса которого соединен с входом абсолютного адреса блока.

Блок связи с устройством управления памятью содержит блок памяти маркеров, регистр ключа защиты из слова состояния программы, четыре элемента И, три элемента НЕ, три элемента ИЛИ и регистр запросного слова в устройство управления памятью, выход которого является выходом запроса блока, а вход абсолютного адреса подключен к входу абсолютного адреса блока, нервому входу первого элемента И, первому входу второго элемента И и первому входу третьего элемента И, второй вход которого соединен с вторым входом второго элемента И, первым входом четвертого элемента И, управляющим входом блока памяти маркеров, управляющим входом регистра запросного слова в устройство управления памятью и управляющим входом блока, вход адреса блока соединен с входом адреса блока памяти маркеров, выход маркера которого соединен с выходом маркера записи два блока и входом маркера регистра запросного слова в устройство управления памятью, вход защиты которого соединен с выходом четвертого элемента И, второй вход которого соединен с вьжодом регистра ключа защиты из слова состояния программы, вход которого соединен с информационным входом блока, выход ветвления которого соединен с выходом признаков блока памя" ти маркеров, выход третьего элемента И соединен с входом первого элемента НЕ и с первыми входами первого и второго элементов ИЛИ, выходы которых подключены к первому и в горому кодовым входам регистра запросного слова в устройство управления памятью соответственно, второй вход первого элемента ИЛИ соединен с выходом .третьего элемента Ю1И и входом второго элемента НЕ, выход которого соединен с вторым входом второго элемента ИЛИ, выход первого элемента НЕ соединен с вторым входом первого элемента И, третий вход которого соединен с выходом третьего элемента

НЕ, вход которого соединен с выходом второго элемента И и вторым входом третьего элемента ИЛИ.

На фиг. 1 представлена структур« ная схема устройства центрального

1136177 управления, на фиг. 2 а, о — структурная схема блока буферизации команд (буфера команд) на фиг. 3 структурная схема узла анализа нахождения команды в буфере команд, 5

1 на Фиг. 4 а, 6 — структурные схемы первого и второго коммутаторов выходной информации столбцов буфера команд, на фиг. 5 — структурная схема блока счетчиков, на

l фиг. 6 — структурная схема блока локальной памяти, на фиг. 7 . †.структурная схема узла обнаружения конфликтов по использованию первого и второго операндов1 на Лиг. 8 — струк- 15 турная схема узла коррекции первого операнда при конфликтах (схема узла коррекции второго операнда идентична) на фнг. 9 — структурная схема блока микропрограммного управления про- 2б

% цессора, на фиг. 10 — структурная схеме приоритета, на фиг. 11 - структурная схема блока трансляции адреса на фиг. 12 — структурная схема префиксации реального адреса при преобразовании его в абсолютный адрес1 на Фиг. 13 — схема селектора форми1 ования индекса сегмента и страницы в зависимости от установленных и управляющем регистре. размеров сегмен- 39 та и страницы; на Фиг. 14 — структурная схема блока связи с операцион" ным устройством; на фиг. 15 - структурная схема блока связи с устройством управления памятью; на фиг, 16 -Зэ временная диаграмма работы устройства центрального управления для совмещенного выполнения четырех команд.

Устройство центрального управления процессора (фиг. 1) содержит -40 блок 1 буферизации команд (буфер команд), селектор 2 первого уровня, регистр 3 командной информации пер" вого уровня(управляющая информация может устанавливаться на уровне одновременно с командной: идентификатор слова состояния программы, код длины команды, признаки, характерные для команды, сигналы программных и схемных ошибок, сигналы сравнения но адресу и т.н.), селектор 4 второго уровня, регистр 5 командной информации второго уровня, селектор 6 третьего уровня, регистр 7 командной информации третьего уровня, блок 8 микропрограммного управления, первый селектор 9 адреса команд, блок

10 локальной памяти, второй селектор

11 адреса команд, блок 12 счетчиков, селекторы 13 — 15 первого, второ го и третьего слагаемых, сумматор 16 адреса, блок 17 трансляции адреса, блок 18 связи с операционным устройством, блок 19 связи с устройством управления памятью, первый вход 20 управления (из устройства управления памятью), второй вход 21 управляю.щей информации 21 (из операционного устройства), выходы 22 микроприказов первый выход 23 управляющей информации (в операционное устройство j второй выход 24 управляющей информации (a операционное устройство и устройство управления памятью ), второй запросный выход 25 (в операционное устройство), первый запросный выход 26 (в устройство управления памятью), выходы 27 признаков ветвления, информационный выход ?8 буфера . команд, вход 29 внешних запросов, выходы ЗО идентификатора 31, адреса команды, 32 счетчика предварительной накачки блока счетчиков, выходы ЗЗ --35 регистров первого, второго и третьего уровней, выход 36 первого селектора адреса команд, выход 37 сумматора адреса, выход 38 информации базы и индекса, выход 39 абсолютного адреса блока трансляции адреса, выход 40 маркера записи операнда два.

Блок 1 буферизации команд (фиг. 26,о) содержит первую и вторую секции 41 и 42 памяти командных слов (БКС) (41.1,42, 1 первые столбцы секций, 41 ° 2, 42.2 - вторые столбцы секций), память 43 адресов командных слов, намять 44 признаков действительности каждой строки памяти командньпс слов, память 45 связностей строк, память 46 замещения, коммутаторы 47 - 51 адресов строк, первый элемент И 52, сумматор 53 адреса строки при выборке "разорванной" (расположенной в двух смежных словах) команды, сумматор 54 связности для выработ ки адреса строки памяти связности при внесении в нее номера столбца продолжения, буферный регистр 55 свяэностеВ для указания столбца памяти связности, в котором делается отметка о продолжении, буферный регистр

56 адреса для проверки наличия команды в памяти 41 и 42 при преднакачке и в команде записи, коммутаторы 57 и 58 выходной информации столбцов памяти .

11ж 77

10 командных слов, сдвигатель 59, на выходе которого формируется выбирае-! мая команда, регистр 60,команды, схема 61 сравнение адресов, второй и третий элементы И 62, коммутатор 63 выходной инАормации столбцов памяти связности, регистр 64 номера столбца

) в котором обнаружена команда лри ее выборке, элементы НЕ 65 для определения столбца-кандидата на замешение, 1О регистр 66 номера столбца продолжения, элемент ИЛИ 67, узел 68 анализа наличия команды в секциях 41 и 4?,, выход 69 номера столбца сравнения, выход 70 номера столбца продолжения., 15 выход 71 формата команды.

Блок 1 буферизации команд предназначен для заблаговременного накопления и сохранения команд, выполняемых процессором по программе, и, 20 таким образом, для сокращения потерь (времени процессора на выборку команд из оперативной (буферной) памяти как при последовательном выполнении команд, так и при передачах управ- 25 ления.

В предлагаемом устройстве выбран двухстолбцовый вариант буфера команд. Узел 68 анализа наличия команды в буфере (фиг. 3) содержит две схемы 7? сравнения, дешифратор 73, четыре элемента HF. 74, четыре элемента И 75 и элемент ИЛИ 76, выход

77, соответствующий командам RR -*ормата, выход 78, соответствующий командам 8< -*ормата.

Коммутатор 57 выходной информации столбцов памяти командных слов (фиг. 4а) содержит элемент НЕ 79, два элемента И 80 для приема инфор- 40 мации .4-7 байт от первой секции буфе

1 ра команд и элемент ИЛИ 81. Коммутатор 58 выходной информации столбцов .памяти командных слов (фиг. 4б} содержит два элемента НЕ 79, четыре 45 элемента И 80 (два из них — для приема информации 0-3 байт от второй секции буфера команд) и элемент

ИЛИ 81.

Блок 12 счетчиков (фиг. 5) содер- 50 жит счетчик 82 команд, селектор 83, регистр 84, сумматор 85 для 29, 30 разрядов адреса команды, счетчик Яб предварительной накачки, счетчик 87 идентификатора хранения ССП (слово,у состояния программы) в локальной памяти, дешифратор 88, два элемента

НЕ 89 и два элемента И 90 (прибавления и вычитания единицы на счетчике лреднакачек}.

Блок 10 локальной памяти (фиг.б) .процессора содержит две памяти 91 и

92 (каждая иэ которых имеет 64 строч ки по 8 байт для хранения информации), селекторы 93 и 94 входной информации памяти, сдвигатели 95 и 95 выходной информации памяти (на 0 или 4 байта влево), регистры 97 и

98

8 выходной информации памяти селекторы .9 и 100 адресов памяти, реги9

1 стры 101 и 102 адресов памяти, селектор 103 входной информации блока, сдвигатель 104 входной информации, узлы 105 и 106 коррекции второго и первого операндов, регистры 107 и 108 второго и первого операндов, селектор

109 иикрокоманд первого и второго уровней совмещения, селектор 110 микрокоманд трех уровней совмещения, селектор 111 приема результата операционного устройства, буферный регистр

112, сумматор 113 кода сдвига, селектор 114 маркера второго операнда, регистр 115 восстановления операнда, узел 116 обнаружения конфликтов (по использованию операндов), вход 117 .злов 105 и 106 коррекции, выход 118 селектора 11< микрокоманд, выходы

119 и 120 узла обнаружения конфликтов (выходы кода управления коррекцией второго и первого операнда), информационные входы адресов чтения операндов 121 и 122 узла обнаружения конфликтов, выход 123 узла 106 коррекции первого операнда> входы 22.1-22.3 микрокоманд трех уровней совмещения.

Блок локальной памяти процессора предназначен для приема, хранения„... модификации и выдачи (в процессе выполнения команд с совмещением операций) значений Р0Н, РПЛ, копий управляющих регистров (УР), копий префикса, копий исходных ССП (слово состояния програмч) и ССИ (слово состояния ин трукции) для каждой из одновременно выполняющихся команд, исходных операндов в командах плаваю щей точки с повьппенной точностью,исходных операндов в командах десятичной

1 арифметики, начальных, текущих и конец,ных адресов операндов в кокандах

%-формата, ра."личных констант, начальных адресов таблиц сегментов для 15 задач, идентификатора процессора.

1136177

Узел 116 обнаружения конфликтов (фиг. 7) содержит буферные регистры

124 адресов ч?ения операндов, схемы

125 сравнения (??-5 р) адресов, схемы 126 сравнения младшего разряда 5 адресов, восемь элементов И 127 и четыре элемента ИЛИ 128.

Узел 106 коррекции первого операнда (фиг. 8) содержит три элемента HF. 1?9 управляющего кода 120, восемь элементов И 130 и четыре эле" мента ИЛИ 131.

Блок 8 микропрограммного управления процессора (фиг.9) содержит схему 132 приоритета запросов на 15 обращение к памяти микропрограмм, шифратор t33 адреса первой микрокоманды, память 134 констант, коммутатор 135 адресов микрокоманд, регистр 136 адресов микрокоманд, 20 память 137 микропрограмм, регистр

138 микрокоманд, входы 139 запросов, вход 140 адресных констант, вход

29.1 запроса памяти микропрограмм, вход 29,2 адреса первой микрокоманды 5 по запросу. Блок Я предназначен для управления работой процессора вы<;окопроизводительной ЭВМ с совмещением выполнения команд.

Схема 132 приоритета (фиг.10) со- 3Q держит восемь триггеров 141 (четыре триггера запросов и четыре триггера выбора первого адреса микрокоман." ды), три элемента НЕ 142 и три элемента И 143 °

Блок 17 трансляции адреса (фиг.11) содержит регистр 144 префикса, управляющий регистр 145, регистр 146 логического адреса, селектор 147 реаль ного адреса, схему 148 префиксации, селектор 149 формирования индекса сегмента и страницы в зависимости от установленных в управляющем регистре размеров сегмента и страницы, регистр 150 реального адреса, регистр 151 активного номера таблицы сегментов, буферные памяти 152 и 153 быстрой переадресации, четыре схемы 154 сравнения, семь элементов И 155, три элемента НЕ 156, два элемента ИЛИ 157 выдачи абсолютного адреса, память 158 замещения столбцов блока трансЛяции, выход 27 признака ветвления по обрашени?о к микропрограмме накачки буфе- 5 ра переадресации.

Блбк 17 трансляции адреса предназначен для преобразования логического адреса операнда или команды в реальный, а затем в абсолютный.

Схема 148 префиксации (фиг.12) содержит две схемы 159 сравнения, два элемента НЕ 160, четыре элемента И 161 элемент ИЛИ 162 формирования абсолютного адреса.

Селе? тор 149 формирования индекса сегмента и страницы (фиг. 13) содержит дешифратор 163 конкретного сочетания размеров сегмента и страницы для управления выбором индекса страницы, восемь элементов И 164 (для управления выбором индекса сегмента и для выдачи индексов) и элемент ИЛИ 165 формирования индекса.

Блок 18 связи с операционным устройством (фиг ° 14) содержит регистр 166 маски программы слова состояния программы и регистр 167 запросного слова в операционное устройство. Блок связи с операционным устройством. (СУ) предназначен для обеспечения взаимодействия процессора с операционными устройствами по загрузке операционного устройства ко дом операции и операндами и по получению от операционного устройства результатов операции.

Блок 19 связи с устройством управления памятью (фиг. 15) содержит блок

168 памяти маркеров, регистр 169 ключа защиты из слова с.остояния программы, четыре элемента И 170, три элемента НЕ 171, три элемента ИЛИ 172 и регистр 173 запросного слова в устройство управления памятью, выход 27 признака ветвления по нецелочисленной границе адреса операнда. Блок связи с устройством управления памятью (УУП) предназначен для обеспечения взаимодействия процессора с оперативной (буферной) памятью по обмену информацией. Обмен инициируется путем передачи от процессора в устройство управления памятью запросного слова, содержащего номер запрашиваемого УУП (если рассматривается мультипроцессорная система с несколькими УУП), абсолютный адрес обращения к памяти, код операции обращения (чтение, запись и т.п.), маркер записи, ключ ?ащиты.

Устройство центрального управления процессора выполняет команды тина принятых в ЕС 3ВМ.

Работа устройства центрального управления процессора рассматри1136177

14 вается на примере выполнения команды формата .К1 типа сложения с фик сированной точкой (фиг.16).

В устройстве центрального управления процессора существует 4 уровня выполнения команд (фиг. 16) и соответственно 4 уроовня совмещения. Такты 70 Т1 - такты нулевого уровня, Т2,73 — такты первого уровня, команда принимается на регистр 3 командной информации первого уровня через селектор 2, 74, Т5 — такты второго уровня, на регистр 5 команд ной информации второго уровня команда .принимается через селектор 4. 76

Т7 — такты третьего уровня, на регистр 7 командной информации третьего уровня команда принимается через. селектор 6. Типовые команды форматов РР, PX выполняются за 8 тактов, проходя последовательно 4 уровня.

Команды, требующие для своего выполнения больше 8 тактов, либо находятся на каком-либо уровне большее коли25 чество тактов, либо после второго или третьего уровней возвращаются на первый уровень и внов проходят последовательно по всем уровням.

Управление процессором в тактах 70, 71 Т2 выполняется схемно, в тактах ®

ТЗ « Т7 — микропрограммно. Перепись . с уровня на уровень производится микропрограммно.под управлением блока 8 микропрограммного управления.

Рассмотрим работу блока буфериза- 35 ции команд (фиг. 2 a, S ) на примере выполнения команд типа принятых в

EC 3BI1. Допустим, что выполняются команды формата.ЙК длиной в 2 байта, не требующие обращения в главную па- 40 мять за операндами, команды формата ЯХ длиной 4 байта и команды формата 55 длиной в б байтов. Команды расположены в ячейках главной памяти в командных словах, каждое

45 длиной в Я байт. Выборка из главной памяти производится 8-байтными словами по 24-разрядному адресу (разрядность адреса 8-31), причем разряды 8-28 адресуют командное сло- 50 во, а разряды 29-31 (номер байта) тот номер байта в командном слове, в котором расположен старший байт команды. Адрес текущей команды вырабатывается на блоке счетчика команд 55 процессора (С К) {8/31), причем 31 всегда равен "0". Разрядность счетчика команд (8-31) представляется в ниде (@+9+A разрядов и принимается

a=15(8-22ð), 4 .6(23-28р), С, =(29-31р), Допустим также, что выборка команды иэ памяти командных слов (БКС) проводится в такте выборкИ команды, а выработка адреса следующей команды в следующем такте— такте модификации адреса. В такте выборки команды производится обращение к секциям 41 и 4? памяти командных слов (БКС) по k разрядам ад- реса текущей койанды. В каждой строке каждого столбца БКС 41 и 42 расположено 8-байтовое командное слово.

В соответствующей K --й строке соответствующего столбца памяти 43 адресов записаны старшие (8-22) w разрядов адреса командного слова, в соответствующих строках столбцов памяти

44 признаков действительности записаны признаки действительности ДК (условимся, что если Дк 1, то со О держимое соответствующей k-и строки БКС 41 (42) действительно и в ней находится- требуемая команда, если Дп О, то команды в памяти командных слов соответствующего столба(a по данному адресу нет). В соответствующей строке соответствующего столбца памяти 45 связности записан номер столбца БКС, в котором нахо- дится в процолжение данной командной последовательности. Если в k -й строке памяти 45 связности записана информация, не равная нулю, то это означает, что продолжение команды имеется в БКС, и для анализа этого не требуется считывать (k-1)-ю стро" ку памяти 43 адресов в случае "разорванной" команды.

Каждый столбец памяти командных. слов состоит из двух секций Секция 41 содержит младшие 4 байта командного слова, секция 42 — старшие 4 байта командного слова. Обращение к секции 41 ведется по адресу с выхода первого коммутатора 47 адресов, обращение к секции 42 — по адресу с выхода сумматора 53 адреса, который при выборке комнды суммирует значение младших k разрядов адреса команды со значением 29р адреса команды. Если 29р адреса команды равен нулю, то вся команда, независимо от ее формата, расположена в одной строке секций 41 и 42,буфера БКС, и адреса обращения к секциям

41 и 42 одинаковы.

1136

Если 29р адреса команды равен единице, то начало команды расположено в секции 41 в k -й строке по адресу (23-28р) адреса команд, а конец команпы может быть расположен в 5 следующей (k+1)-1 строке, и следовательно, будет считан из секции 42 по адресу ((23-28р)+(29р)) ядре "а команды.

Таким образом, на входы коммута- 10 торов 57 и 58 выходной информации при чтении команды из секций 41 и 42 поступают 8 байт командной информации из каждого столбца, в которьи может бить расположена выбираемая команда.

Одновременно со считыванием комантного слова из памяти 41 и 42> из памяти 43 адресов, памяти 44 действительности памяти .45 связнос- 20 ти считываются rro тому же адресу k --й строки адреса команды (22-28р), поступающему на адресные входы соответствующих памятей через коммутаторы 48-50 адресов, соответственно. старшие части адреса командного слова, признаки действительности и номер столбца продолжения. На схемах 61 сравнения все сосчитанные из памяти

43 адресов адреса сравниваются со 30 старшей частью п Яр-22р адреса выбираемой команды с учетом признака действительности на элементах. И 62, Искомая команда (начало ее) находится в том столбце, в котором обнаружено сравнение. Номер столбца сравне ния формируется на выходах элементов И 62. Значение номера:сравнения, равное нулю, указывает на то, что в

БКС требуемой команды не обнаружено, 40

Аналогично, значение номера продолже-, ния, равное нулю, указывает на то, что продолжения данной командной последовательности в БКС нет. По номеру сравнения производится управления коммутатором 57 выходной информации младших 4 байт команд ной информации, в которых находится либо конец (если 29р адреса коман ды равен нулю), либо начало команды (если 29р адреса команды равен едини» це) .

Если 29 адреса команды равен нулю, то управление коммутатором 58 производится по выходу 69 номера сравнения, если 29р адреса команды равен единице, то управление комму . татором 58 производится по выходу

177 16

70 номера столбца продолжения. Сформированное на выходах коммутаторов

57 и 58 командное слово поступает на сдвигатель 59, на котором осуществляется.;двиг влево входного команд ного слова по коду (29,30р) адреса команды, так что на выходе сдвигателя 59 команда выравнивается по своему старшему разряду. Сформированная таким образом команда поступает на регистр 60 команд и далее с его выхода 28 на вход селектора 2 первого уровня. Одновременно со считыванием из памяти комантных слов и их памятей 43 и 44 ведется считывание по тому же адресу k -й строки через четвертый коммутатор 50 из памяти 45 связности»

Выходная информация памяти связности поступает на вход третьего коммутатора 63 выходной информации, .управление которым производится по выходу 69 номера сравнения. Выходная

1 информация коммутатора 63 запоминается на регистре 66 номера продолжения.

Нокер сравнения выхода 69 поступает на узел 68 анализа (Фиг.2g) на-, хождения команды в буфере команд.

На другие входы этого узла поступает значение 29, 30р адреса команды и старшие два разряда команды, сформированной на выходе сдвигателя 59, (выход 71 формата команды). Дешифра тор 43 расшифровывает команды RR. 1opмата (выход 77) и gÕ-формата (вы-.. ход 78). Команда считается обнаруженной в буфере в также Т1, если функция Р (выход 27) Г = (ном.ср.ФО)

:(9М729р1. = RR RKCtK(50p)4 (нам.продолж. Р О)

Если узел 68 анализа указывает на отсутствие команды в памяти командных слов, то производится процедура накачки требуемого командного слова в память 41 и 42 командных слов из оперативной памяти. При этом осуществляются соответствующие записи адреса командного слова Ы память 43 адресов и признаков действительности и продолжения в памяти

44 и 45.

Накачка памятей 41 и 42 новым командным словом возможна как при от-. сутствии требуемой команды в БКС, гак и заблаговременно. Заблаговременная накачка памятей 41 н 42 носит назва" ние предварительной накачки (пред17

18

1136177 накачки) и осуществляется в те моменты времени, когда адресный и информационный тракты и оборудование процессора свободны от обращения в главную память за операндами. Как правило это те моменты времени, когда процессор выполняет команды

М-формата, или моменты, когда процессор из-за конфликтов возникающих

) при совмещенном выполнении команд, не может начать выполнение следующей команды, пока не.выполнится команда.

Адрес очередного. командного слова (АКС)(8-28р), накачиваемого в памяти 41 и 42 командных слов при пред-1 накачке, формируется на выходе адресного сумматора 16 сложением адреса текущей команды (8-31р) блока счетчика команд- со значением счетчика преднакачки 86 и единицы. При накачке очережного командного слова в памяти 41 и 42 производится проверка наличия этого командного слова в БКС. Для этого по адресу АКС (22-28р), поступающему на адресные .входы памяти 43 адресов, памяти 44 признаков действительности через коммутаторы 48 и 49 производится считывание из памятей 43 и 44 и анализ на схемах 61 сравнения и элемен- 30 тах И 62 наличия командного слова в . БКС. Если командное слово находится в БКС, то делается только отметка о продолжении в памяти 45 связности в предыдущей (k-1)-й строке.

Если же командного слова не обнаружено, то старшие щ разрядов его адреса АКС (8-22) записываются в память 43 адресов по линии 39 по адресу АКС (22-28) через коммутатор 48 в 40 столбец, номер которого определен как номер кандидата на замещение.

Одновременно в аналогичном столбце памяти -44 и 45 по этому же адресу AKC (22-28) сбрасываются в ноль. признак 4S действительности и номер продолжения.

Номер столбца-кандидата на замещение для двухстолбцового буфера опре-. деляется.следующим обра ом. При каждой выборке команды из k -Й строки 50 секций 41 и 42 БКС, в такте выборки команды, если она оказывается в памяти командных слов, в соответствующую

4-ю строку памяти 46 замещения записывается одноразрядный номер срав- у кения "0" (если сравнение обнаружено в первом столбце) или "1" (если сравнения не обнаружено в первом столбце).

В процедуре преднакачки в такте Т4 из памяти 46 замещения по адресу очередного командного слова АКС (22-28) считывается информация, и инверсия ее значения определяет номер столбца памятеР 43 — 45 и секций 41 и 42

БКС для записи в них соответственно старших III разрядов адреса командного слова АКС, признака действительности номера продолжения, равного нулю, и командного слова. Таким образом, замещается информация того столбца„ к которому дольше не было обращений.

Прием нового командного слова ведется в такте Т5 в намять командных слов по адресу командного слова АКС (22-28); поступающему на вход секций

41 и 42 через коммутатор 47 адресов и сумматор 53 (на котором в этот момент ведется сложение с нулем) с выхода буферного регистра 56. Одновременно по этому же адресу через третий коммутатор 49 адресов в память 44 признаков действительности записывается признак . Як 1„ а в предыдущей (k-1)-й строке памяти 45 связности по адресу (AKC (22-28)-1), поступающему на вход памяти 45 через сумматор

54 и коммутатор 50, в столбце, номер которого указан буферным регистром 55 делается отметка о продолжении, т,е. записывается номер того столбца памяти командпых слов БКС, в который принято данное командное слово.

На буферный регистр 55 заносится номер столбца памяти 41 и 42 командных слов, в KoTnpbiA принято очередное командное слово. При приеме последующего командного слова состояние регистра 55 определяет тот номер столбца памяти 45 связности, где необходимо делать отметку о продолжении,.

В буферный регистр 55 может быть записан также номер сравнения выхода 69, если команды находятся в памяти 41 и 42, а возможности преднакачки нет, — номер сравнения выхода 69, определенный в процедуре преднакачки или состоянием буферного регистра 64, который хранит номер сравнения команды передачи управления до момента возврата к старой . ветви в случае неуспешного перехода.

При выполнении команды передачи управления модифицированный адрес команды новой ветви выступает в качестве адреса очередной команды через селектор 9. Осуществляется по19 11361 пытка выборки этой очередной команды из памяти 41 и 42 командных слов несмотря на то, что признак результата от предццущей команды еще не получен. Если эта очередная ко- 5 манда находится в памяти 41 и 42, производится выполнение тех тактов этой и последующих за ней команд, в которых нет необратимых действий, до момента получения признака резуль- 1О тата от предыдущей команды. .. В случае признака результата, соответствующего успешному переходу, продолжается иоследовательность действий по выполнению команд новой 1$ ветви и потери на выполнение команды передачи управления здесь минимальны. В случае, если признак резуль» тата в предыдущей команде не соответствует переходу, выполнение команд20 новой ветви прекращается и производится возврат к командам старой ветви.

В случае, если переход успешен, но команды новой ветви нет в памяти 25

41 и 42, ведется накачка требуемого командного слова этой новоч ветви в память 41 и 42. При этом во всех столбцах памяти 45 связности по адресу (ЛКС (22-28)-1) сбрасываются . ЗО признаки (номера) продолжения, т.е. связность командных слов, расположенных смежно в памяти 41 и ч2, но— имеющих разные старшие части адре-. сов, разрушается. Связность командных З5 слов вновь устанавливается только пос ле приема первого командного слова из новой ветви.

В случае выполнения команд записи в оперативную (буферную) память 40 ведется проверка нахождения информации в памяти 41 и 42 командных слов по адресу записи. Д рес записи с выхода блока 17 трансляции адреса поступает по адресному входу 39 через коммутаторы 48 45 и 49 на адресные входы памяти 43 адресов и памяти 44 признаков действительности и затем проверяется на схемах 61 сравнения и элементах

И 62 на наличие в памяти командных 5О слов.

Если по адресу записи информация имеется в памяти 41 и 42, то выполня ется .микроподпрограмма, по которой строка памяти 41 и 42 по этому ад- 55, ресу объявляется недействительной (сбрасываются признаки действительности в памяти 44), а во всех столб

20 цах памяти 45 связности в предыдущей строке сбрасываются признаки (номера) продолжения.

Возможно и другое решение, предусматривающее запись операнда одновременно в главную память и в память

41 и 42 в тот столбец, в котором . обнаружено сравнение. Такое решение, однако, потребовало бы наличия на информационном входе памяти 41 и 42 селектора для приема информации записываемого в память операнда.

Процесс работы и преднакачки команд может быть осуществлен по временной диаграмме (фиг. 16) совмещенно с выполнением . текущих команд. Работа блока буферизации команд осуществляется.в тактах Т1-75.

Т1 - такт выборки команды. В первом его полутакте команда считывается из памяти 41 и

42, во втором полутакте ведется запись, номера столбцакандидата на замещение в память 46 замещения и анализ наличия команды в БКС, Т2 — такт модификации адреса. Если выполняется процедура накачки БКС, то в Т2 вырабатывается адрес командного слова, а также модифицируется (вычитается "1") счетчик преднакачки, если счетчик команд при продвижении указывает на команду из следующего командного слова.

ТЗ вЂ” такт трансляции адреса команд ного слова. В этом такте счетчик преднакачки модифицируется (прибавляется "1") для выработки адреса следующего командного слова.

Т4 — такт выдачи информации из one ративной (буферной) памяти и проверки матрицы адресов буфера команд. В первом полутакте ведется считывание и проверка состояния памяти 43 адресов и памяти 44 признаков действительности. Если анализ показал, что требуемое командное слово имеется в памяти ко мандных слов, то во втором полутакте ведется запись только. в память 45 связности

I и процесс преднакачки завершается, а информация, поступающая иэ оперативной памяти, 2I

1136177 игнорируется. Если анализ показал, что требуемого команд— ного слова нет в памяти 41 и

42 командных слов, то во втором полутакте ведется запись адреса в память 43 адресов и сброс битов действительности и признаков (номера) продолжения в памяти 44 признаков действительности !О и в памяти 45 связности.

75 — такт приема командного слова, поступившего иэ оперативной (буферной) памяти в память

41 и 42. Прием осуществляет- 15 ся во втором .полутакте. Кроме того, в втором полутакте устанавливается в "1" бит действительности и в предыдущей строке памяти 45 20 связности записывается признак (номер) продолжения.

Счетчик 82 команд (фиг. 5) вычисляет адрес следующей команды на основании адреса текущей команды и ее

25 формата. Адрес текущей команды хранится на счетчике 82 (8/28р) и регистре 84 (29, 30р). Два младшие разряды адреса с регистра 84 поступают на вход сумматора 85 в качестве первого слагаемого. Вторым слагаемым является еод длины команды (КДК) поступающий по входу 33 с регистра команд первого уровня. При вычислении адреса следующей команды в такте 72. З> текущей, команды эти две величины складываются, и новое значение 29, 30 р адреса из сумматора 85 через селектор 83 записывается на регистр .

84. Если в результате сложения воз- 4О никает перенос, на счетчике 82 прибав. ляется единица к текущему значению

8/28 р адреса. В командах передачи управления на счетчике команд принимается адрес перехода с выхода се- лектора 11.

Счетчик 86 преднакачки предназначен для выработки адреса следующего. командного слова, накачиваемого в БКС. относительно счетчика команд-. Значение счетчика 86 преднакачки всегда показывает разницу в двойных словах между адресом командного слова текущей команды и адресом послед него накаченного в память 41 и 42 командного слова.

Если начала требуемой команды нет в RKC, то адрес накачиваемого командного слова равен значению счетчика (8-28р), т.е. значение счетчика

86 равно нулю, и прибавление единицы не производится. Счетчик 86 увеличивает свое содержимое на единицу всякий раэ, когда производится запись очередного командного слова в память

41, 42 командных слов. Из счетчика

86 преднакачки вычитается единица всякий раз, когда при формировании адреса следующей команды возникает перенос в 28р счетчика команд и счетчик команд указывает на следующее командное слово. По достижении счетчиком 86 преднакачки максимального значения преднакачки (выход

89 дешифратора 88), которое выбирается меньше максимального количества командных слов, помещаемых в бдин столбец памяти 41,. 42, дальнейшие попытки преднакачки приостанавливаются до тех пор, пока значение счетчика

86 не уменьшится. Это предотвращае: порчу информации в памяти 41,42 в случае такого количества преднака чек, когда память БКС может переполниться при преднакачках, и последнее принятое командное слово может затереть в БКС строку, в которой находится очередная для выполнения команда, С другой стороны, значение счетчика 86 преднакачки может умейьшиться только до нуля. Для ограничения счета до V (V — величина

max . так максимал ной прецнакачки) и ограйичения вычитания до "0" предназначен дешифратор 88 этих состояний, который через элементы НЕ 89 закрывает соответствующий элемент И 90, с выхо да которых снимаются "игналы прибавления или вычитания. В исходном состоянии и в командах передачи управления на счетчик 86 преднакачки заносится "0", так как должны накачиваться командные слова новой ветви, с новой точки отсчета.

Счетчик 87 предназначен для выработки идентификатора ССП, адреса хранения ССП в локальной памяти. Он является двухразрядным счетчиком инструкции по модулю 4 соответственно четырем уровням совмещения, и для каждой очередной команды указывает очередное место хранения ее СДЛ в локальной памяти. В исходном состоянии он устанавливается в "0".

1136177

Значение счетчика 87 устанавливается в соответствующих разрядах управляющей информации регистра 3 первого уровня одновременно с приемом командной информапии. Затем 5 идентификатор ССЛ передвигается с уровня на уровень вместе со всей информацией данного уровня.

Блок локальной памяти (фиг. 6) воспринимает для буферного хранения состояние всех основных регистров процессора и информацию оперативной памяти и выдает исходные операнды в операционные устройства через регистры первого и второго операндов

1дяииой 8 байт. Выход регистра второго операнда является основной внутренней загрузочной информационной магистралью процессора, через которую осуществляется выдача информации в 20 оперативную память, а также загрузка всех оперативных регистров про" цессора.(регистра ССП, регистра префикса, регистров управления, бло» ка таймеров и т.п.). 25

Для обеспечения возможности одновременного считывания двух исходных операндов длиной в 8 байт блок содержит две памяти 91 и 92, обращение к которым независимое. 30 ! у

Жаждая из памятей 91 и 92 разбита на.8 фиксированных зон, по 8 строк длиной в двойное слово в каждой зоне, Зоны памяти 91 следующие:

1 — эона хранения слов состояния инструкций (ССИ), которая занимает 4 строки для случая совмещения четырех команд остальные строки свободны:

2 - эона хранения регистров общего

-40 назначения (POH) в каждой строке которой хранятся два POH (четный и нечетный), каждый длиной по 4 байт;

3 - зона хранения регистра плавающей

45 точки (РПЛ), в которой заняты 4 строки для хранения РПЛ, остальные 4 строки свободны, 4 - эона хранения копий управляющих регистров (УР), в каждой строке которой хранятся два УР (четный и нечетный)

5 — рабочая зона 1 для хранения промежуточных результатов, начальных, конечных, текущих адресов операндов в командах ЯЯ-формата;

6 — рабочая зона 2 для хранения исходных операндов и командах расширенной точности и десятичной арифметики и копии префикса, 1

7 8-две зоны для хранения идентификатора процессора и констант, используемых в процессе выполнения команд и микроподпрограмм;

Зоны памяти 92 могут быть следующими.

1 - зона хранения исходных ССП текущих команд, которая занимает 4 строки для хранения ССП четырех

l команд, выполняющихся совмещенно;

2 - зона РОН, которая дублирует идентичную зону памяти 9.1;

3 — эона,РПЛ, которая дублирует идентичную зону в памяти 91, 4 — зона хранения начальных адресов таблиц сегментов нескольких задач в каждой строке которой хранится информация управляющих регистров

УР(1) и УР(0) для двух задач (код адреса начала таблицы сегментов и размеры таблиц сегментов и страниц). ? анная эона заполняется и проверяется прн каждом выполнении команды загрузки управления.

5-8-эоны, которые дублируют идентичные эоны памяти 91.

Предполагается, что быстродействие локальной памяти таково, что в одном машинном такте (цикле) к ней возможны два обращения. Обращение к локальной памяти производится под управлением приказов, вырабатываемых в каждой команде в первом полутакте тактов Т1, Т2, ТЗ,,и микрокоманд первого, второго и третьего уровней совмещения в первом или втором полутакте, причем номер полутакта задается в самой микрокоманде.

Блок 10 локальной памяти работает следующим образом.

В начале выборки каждой команды в первом полутакте такта Ò1 производится запись текущего ССП по входу 36 через селектор 94 в память

92 по адресу, равному идентификатору хранения ССП в локальной памяти, принимаемому с выхода 30 блока счет: чика команд через селектор 100 на регистр 102 адреса ° При передвижении кода команды нг следующий уровень совмещения вместе с ней передви гается и код этого идентификатора.

С каждой очередной командой идентификатор CC|T. на нулевом уровне увеличивается на 1, счет организован по модулю количества уровней совмеще25

26

1136177 ния, в рассматриваемом случае — по модулю четыре.

Таким. образом, для четырех команд, выполняющихся одновременно на четырех уровнях совмещения, обеспечивается сохранность в локальной памяти их исходных ССП, причем адрес хранения

ССП (идентификатор) в зоне ССП известен и хранится на соответствующем уровне для каждой команды. 10

В следующем такте Т2, такте модификации адреса, производится в первом полутакте считывание из локальной, памяти значений индекса и базы. Адрес индекса из зоны POH указанный 4$ в поле команды первого уровня совмещения, поступает на регистр 101 адреса памяти 91 через селектор 99 по. входу 33, а адрес базы (иэ зоны

POH), также указанный в поле коман- 20 ды первого уровня совмещения, поступает на регистр 102 адреса памяти

92 через селектор 100 к входу 33.

При этом устанавливается адрес зоны

Р0Н. Считанные значения индекса и ба-25 зы поступают на выходыне регистры

97 и 98 через селекторы 95 и 96.

Если младший разряд адреса индекса или базы равен 1, что указывает на нечетный РОН, то на селекторах 97 или. щ

98 производится соответствующий .сдвиг влево на четыре байта, так что индекс и база всегда располагаются в выходных регистрах 97 и 98, выров ненные по из левому разряду. Значе35 ния индекса и базы поступают по выходным линиям 38 на входы адресного сумматора 16 процессора через селекторы 13 и 14.

В следующем такте трансляции адре-4р са ТЗ производится также в первом полутакте запоминание слова состояния инструкции (ССИ) по входам

31 и 37 через селектор 93 в памяти 91.

Адрес запоминания текущего ССИ в 45 зоне ССИ равен адресу хранения ССП в зоне ССП данной команды и берется из поля идентификатора ССП на первом уровне совмещения. Он поступает на регистр 101 адреса памяти 91 через

50 селектор 99 по входу 33. Сохранность текущего ССИ в локаль. ной памяти позволяет микропрограмме в любом такте. обратиться к его содержимому по адресу идентификатора 55 на соответствующем уровне. Это необходимо, например, при выполнении команд передачи управления, когда для возврата к старой ветви необходимо значение продвинутого счетчика команд, при прерываниях, когда необходимо запоминать старое ССП, в командах, где используется модифицированньФ адрес не как адрес операнда, а в качестве операнда (код сдвига, номер канала и абонента и т.п.), в процедурах восстановления по контролю, где используется значение адреса испорченного в оперативной памяти операнда и т.п.

Все указанные действия в тактах

Ti Т2, ТЗ выполняются в первом полутакте под управлением приказов, вырабатываемых в каждой команде, независимо от кода команды.

В следующем такте работы прЬцессора, такте Т4, во втором его полутакте ведется считывание исходного первого операнда в командах RX -*opмата, или первого и второго операндов в командах gg -Формата, под управлением микрокоманды.второго уровня совмещения на регистры 97 и 98.

В зависимости от кода команды считывание из эоны РОН, РПЛ или УР ведется по адресам операндов, указанных в соответствующем поле команды второго уровня совмещения. Соответственно адрес первого операнда поступает на регистр 102 адреса памяти

92 через селектор 100, адрес второго операнда (в командах К -формата) поступает на регистр 101 адреса памяти 91 через селектор 99. Значения операндов считываются на выходные регистры 97 и 98 через селекторы 95 и 96. Если указаны нечетные номера POH или УР, то производится при этом соответствующий сдвиг влево на 4 байта. В случае, если операнды длинные (8 байт), или если казан номер четного РОН или УР, считывание производится без сдвига, т.е. могут быть сосчитаны сразу два РОН (УР) четный и нечетньп, находящиеся в одной строке локальной памяти.

В следующем такте Т5 производится загрузка регистров 107 и 108 и передача в операционное устройство через регистры 107 и 108 второго и первого операндов.

Загрузка регистров 107 и 108 ведет ся под управлением микрокоманды второго уровня совмещения, причем в случае выполнения команды

28

27

1136177 регистра 98 через узел. 106 коррекции (фиг. 7) на вход регистра 108, а второй операнд поступает с выхода регистра 97,через селектор 103, сдвигатель 104 (без сдвига), узел 105 корекции на вход регистра 107. При загрузке регистров 107 и 108 производится анализ конАликта по чтению операнда, модификация которого в предыдущей команде еще не завер- 10 шена.

Такой анализ производится узлом

116 обнаружения конфликтов (фиг. 6) путем сравнения адресов чтения операндов, запомненных на буферных реги- И страх 124, с адресом записи результата в предыдущей команде с выхода

35 регистра 7 третьего уровня. При этом учитывается длина записываемого результата (по линии 118) и чет- 20 ность номера РОН (РПЛ) результата и считанных операндов.

Обнаружение конфликта проводится независимо от каждого операнда на двух отдельных схемах. В результате 25 обнаружения конфликта вырабатывается соответствующий трахразрядный код управления узлами 105 и 106 коррекции операндов, через которые на неизменяемые части регистров 107 и щ0

108 поступает содержимое соответствую. щих частей регистров 97 и 98, а на из;. меняемые части регистров 107.и 108 поступают соответствующие части результата, выработанного в предыдущей команде.

В случае выполнения команды RK -hop мата второй операнд поступает иэ опе ративной (буферной) памяти по входу

20 через селектор 103, сдвигатель 40

104, узел 105 коррекции на вход регистра 107. При этом на сдвигателе

104 производится сдвиг влево по номеру байта (три младших разряда адреса операнда), так, что операнд выравни-

7 байт. Этот же сдвигатель 104 исполь" зуется и при чтении операнда из локальйых памятей или приеме через селетор 103 любой другой информации в командах записи в оперативную (буферную) память. В этом случае код сдвига также вырабатывается на сумматоре 113, но номер байта при этом вычитается, т.е. сдвиг осуществляется по.номеру байта вправо. Прием на регистр 107 информации осуществляется по маркеру, поступающему через селектор 114. Маркер восьмиразрядный, и единица в разряде маркера разрешает изменение соответствующего байта регистра 107, а ноль— сохраняет прежним значение данного байта.

Маркер приема на регистр 107 либо явно указывается в микрокоманде (вход 1 селектора 114), либо считывается из памяти констант маркера (вход 40 селектора 114), обращение к которой ведется по адресу, составленному из трехразрядного кода номера байта и трехразрядного кода длины операнда, указанного в микрокоманде.

Сочетание работы сдвигателя 104 и маркера дает возможность формировать операнды из частей различных источников, а также формировать операнд в случае нецелочисленной его границы, т.е. когда он расположен в двух смежных ячейках оперативной (буферной) памяти.

На третьем уровне совмещения, в такте Т6, ведется прием содержимого регистра 107 второго операнда через селектор 111 на буферный регистр 112 результата в командах загрузки РОН, РПЛ, УР. Кроме того, в этом такте ведется прием содержимого изменяемого операнда (первого или второго) на регистр 1 15 восстановления операнда. Выход регистра 115 поступает на вход селектора 103, и в процедурах восстановления операнда по контролю его содержимое может восстановить испорченный операнд POH или

РПЛ в локальной памяти.

В последнем такте выполнения команды, такте Т7 записи результата, результат операционного устройства, принятый через селектор 111 íà буферный регистр 112, поступает через селекторы 93 и 94 на информационные входы памятей 91 и 92 и записывается в соответствующую зону (РОН или

РПЛ) по адресу первого операнда, ука29

1136177 занному в поле команды третьего уровня (вход 35). Запись производится под управлением микрокоманды третьего уровня во BTopQH полутакте, Запись в обе памяти ведется по маркеру за- 5 писи в локальную память, заданному в микрокоманде третьего уровня, причем информация сдвигается на селекторах 93 и 94 вправо на 4 байта, если результат пишется в нечетный РОЙ.

При выполнении команд 85 -формата необходимо некоторые промежуточные результаты сдвигать на 1 или несколь, ко байт. Эти действия осуществляются под унравлением микрокоманд, в которых задается чтение промежуточного результата из рабочей зоны, по адресу, явно указанному в микрокоманде, на регистр 97 в первом полутакте, сдвиг его на сдвигате- 2О ле 104 яа необходимое число байт и запись снова в рабочую зону по тому же или другому адресу в памяти

91 и 92 во втором полутакте одного и того же машинного цикла.

Введение раздельных селекторов 93 и 94 для памятей 91 и 92 дает возможность использовать более оптимально весь объем памяти за счет недублированных зон для .хранения ССП, ССИ, 30 начальных адресов таблиц сегментов.

Таким образом, возможность применения локальной памяти в процессоре большой производительности с 0 уровнями совмещения достигнута путем 3 построения управления и селекции адресов от n { и 1-4) различных уровней совмещения с разделением времени обращения к локальной памяти в раз ных полутактах для микрокоманд, 40 выполняющихся одновременно.

По числу уровней совмещенйя, выполняемых микропрограммно, память

134 констант, регистр 136 адресов микрокоманд, память 137 микропрограим4 и регистр 138 микрокоманд в блоке

8 микропрограммного управления (фиг. 8) разделены на секции. В случае предлагаемого устройства центрального управления процессора таких секций 3.

По входам 33 - 35 с регистров 3, 5 и 7 командной информации первого, второго и третьего уровней поступают коды операций выполняемых команд.

На шифраторе 133 адреса первой микрокоманды при условии наличия команды в БКС (вход 273 по коду операции команды на первом уровне ,вырабатывается адресная константа первой микрокоманды. (Если требуемой для выполнения команды в буфере БКС не.обнаружено, то на шифраторе 133 вырабатывается адресная константа первой микрокоманды процедуры накачки командного слова). Адресная константа первой микрокоманды поступает в коммутатор 1.35 адресов микрокоманд, затем в регистр 136 адресов микрокоманд. По. этому адресу происходит выборка первой микрокоманды из памяти 137 микропрограмм. Первая микрокоманда помещается на регистр 138 микрокоманд. Адрес следующей микрокоманды вырабатывается в коммутаторе 135 адреса, номера секции 137 памя ти микропрограмм, условий ветвления, содержащихся в слове микрокоманды и оценивающих соответствующие признаки ветвления на выходе 27 адресных констант, поступающих в коммутатор 135 адресов микрокоманд.и памяти 134 констант. Признаки ветвления на выхо де 27 вырабатываются в блоках процессора при выполнении ими микрокоманд и могут влиять на выработку адреса следующей микрокоманды, если это указано в мик,юкоманде.

Кроме обработки команд блок 8 микропрограммного управления обрабатывает пультовые, таймерные операции, прерывания и процедуры восстанов.— ления по контролю. Запросы на обработку этих процедур поступают по входу 29.1.в схему 132 приоритета.

Адресные константы процедур, задающие фиксированные адреса первых микрокоманд микропрограмм обработки этих процедур, поступают по вхо-. дам 140 в коммутатор 135 адресов микрокоманд, Далее обработка процедур ведется так же, как и выполнение команд..

В памяти 134 констант хранятся не только адресные кочстанты, но и другие данные, необходимые при выполнении команд (например, признак привилегированности выполняемых команд, длины операндов и т.д.). Константы и микроприказы поступают в устройство центрального управления процессора по выходам 22. Двухсекционная память !52, 153— буфер быстрой переадресации (БПА) блока трансляции адреса (фиг. 9) служит для хранения и оперативного

31

11361 использования строк таблицы страниц, наиболее часто используемых. Буфер

152, 153 быстрой переадресации организован как память по типу "КЭШ" (сяа(г). Используется адресно-ассоциа тивный способ поиска информации в буфере быстрой переадресации. Обращение ведется сразу к обоим столбцам

152, 153 по младшим 6 разрядам (15/20) анализируемого логического 10 адреса страницы, поступающим из регистра 146 логического адреса. Значение поля старших разрядов логического адреса (8/14) регистра 146 логического адреса сравнивается на второй 15 и четвертой схемах 154 сравнения со значением считанного из обоих столбцов 152, 153 поля логического

I адреса. Если обнаруживается равенство значений этих полей в одном из 20 столбцов, то это означает, что требуемая строка таблицы страниц имеется в буфере быстрой переадресации и записана в поле реального адреса того столбца, где обнаружено это 25 равенство.

В буфере t52 153 быстрой переадресации могут храниться строки таблиц от многих задач одновременно, так как для каждой задачи может быть що задана своя таблица переадресации и свои параметры размеры страниц и сегментов). С этой целью в памятях 152 и 153 имеется поле хранения иден" тификаторя таблицы сегментов. На .регистре 151 активного номера таблицы сегментов запоминается идентификатор той таблицы сегментов, которая активна в- данный момент.

Всякий раз при обращении к буферу быстрой переадресации одновременно с логическим адресом считывается и поле идентификатора сегмен" та, значение которого сравнивается на первой и третьей схемах 154 4> сравнения со значением регистра 151 активного номера таблицы. сегментов.

Равенство логических адресов, выявляе мое на второй и четвертой схемах 154 сравнения, учитывается лишь при сов- S0 падении поля идентификатора сегмента и активного номера таблицы сегментов.

Активный номер таблицы сегментов в регистре 151 устанавливается кяж" 5 дый раз при выполнении команды загруз ки управляющего регистра 145, хранящего адрес начала таблицы сегмен77

32 тов, размеры страницы и сегмента. Содержание этого управляющего регистра

145 сохраняется в специальной зоне 4 блока 10 локальной памяти по адресу, который и является его идентификатором.

Если при обращении к буферу 152, 153 не обнаруживается нужной строки таблицы страниц, то происходит по признаку ветвления на выходе 27, формируемому на элементе И 155, обращение sa нужными строками таблиц сегментов и страниц в оперативную память и накачка буфера переадресации.

Процедура накачки буфера переадресации состоит в следующем.

Вычисляется на адресном сумматоре 16 адрес входа в таблицу сегментов. На первое слагаемое через селектор 13 поступает по входу 38 значение адреса начала таблиц сегментов, сосчитанное из зоны управляющих регистров блока 10 локальной памяти, на второе слагаемое поступает ноль и на третье слагаемое через селектор

15 поступает с выхода селектора

149 значение индекса сегмента.

Вычисленный реальный адрес строки таблицы сегментов rro входу 37 поступает через селектор 147 ня регистр

150 реального адреса и после префикса ции на схеме 148 через элементы И 155>

ИЛИ 157 поступает в блок 19 выработки запросного слова в УП.

Содержимое строки таблицы сегмен-. тов является реальным адресом начала таблицы страниц, Для формирования адреса входа в таблицу страниц на первое слагаемое поступает ноль, на второе слагаемое через селектор 14 по входу 24 - содержимое регистра зторого операнда, на третье слагае- мое через селектор 15 — индекс страницы с выхода селектора 149. Выдача адреса таблицы страниц в блок 19 запроса в устройство управления памятью проводится аналогично адресу таблицы сегментов.

Требуемая строка таблицы страниц из регистра 107 операнда два.по входу 24 поступает на селектор 147, а затем на регистр 150 реального адреса.

Разряды реального адреса (8/19) подверга,отся префиксацин на схеме

148 префиксации, а зятем помещаются в нужную строку и секцию буфера 152

1136177 и 153 быстрой переадресации одновременно с разрядами 8 — 14 логического адреса с выхода регистра 146 в поле логического адреса и одновременно со значением регистра 151 5 акгивного номера сегментов в поле но мера сегмента. Выбор столбца для занесения информации в процедуре накачки буфера переадресации ведется аналогично выбору столбца при >б замещении в буфере командных слов.

В памяти 158 замещения в такте Т2 трансляции адреса запоминаются номе, ра столбцов, в которых обнаружено сравнение адресов. В процедуре на- 15 качки инверсия содержимого этой памяти определяет номер столбца, в который необходимо вести запись информации.

На регистр 167 запросного слова 20, в блоке 18 связи t. операционным устройством (фиг. 14) в такте Т5 заносится код операции по входу 34 с регистра 5 команд второго уровня, код сдвига (младшие шесть разря- 25 дов модифицированного адреса с регистра 150) с выхода 39 блока 171 маска программы с регистра 166 маски программы. Кроме того, на регистр

167 может быть занесен код типа СУ зв (позиционно) по коду микрокоманды, если рассматриваемое устройство используется в мультипроцессорной системе с несколькими типами ОУ, являющимися общими ресурсами для нескольких процессоров, В последнем случае информация результата каждого типа ОУ поступает в процессор на вход

21 через селектор (не показан на фиг. 1) под управлением блока 18.

В блоке связи с устройством управления памятью (фиг. 15) запросное слово формируется на регистре

173. По входу 39 поступает абсолютиый адрес, а также значения 20 разря-4 да логического адреса и размер страницы для формирования номера УУП.

Если рассматриваемое устройство используется в мультипроцесорной сис теме с несколькими УУП, то информация из каждого УУП, выдаваемая по запросу от процессора, должна пос,тупать на вход 20 через селектор (не показан на фиг. 1) под управлением блока 19. После маркеров по . входу 37 из сумматора 16 адреса поступают три младших разряда логического адреса (номер байта передаваемой информации), по входу

22 поступают микроприкаэы и константа, задающая длину операнда, записываемого в память. Считанное из памяти 168 маркеров поле маркеров записывается в регистр 173 запросного слова в устройство управления памятью.

В регистре 169 хранится ключ защиты слова состояния программы.

Под управлением микроприказов 22 этот ключ запоминается на регистре 173 запросного слова в устройство управления памятью. Из микроприказов 22 формируется код операции устройства управления памятью, который записывается ма регистр 173.

В запросное слово в устройство . управления памятью входит и номер устройства управления памятью, так как предлагаемое устройство центрального управления процессора может быть использовано в составе иультипроцессор .

Номер. устройства управления па -. мятью вырабатывается на элементах

170 - 172 на основании разряда (20) логического адреса, разряда (20) абсолютного адреса, разм ра страницы, поступающих по входу 39 из блока трансляции адреса и микрвнриказов, управляющих выработкой номера устройства управления памятью. Сформированный номер устройства управления памятью записывается на регистр 173. Сформированное запросное слово выдается в устройство управления памяти по выходу

26. Кроме того, в блок 10 локальной памяти по выходу 40 передается маркер управления приемом второго операнда на регистр 107 а в блок 8 микропрограммного управленчя выдается по выходу 27 признак ветвления в случае нецелочисленной границы операнда (т.е. когда операнд расположен в двух смежных ячейках оперативной памяти).

Предложенное изобретение обеспечивает существенное преимущество в быстродействии по сравнению с известным за счет использования трехвходового сумматора 16 адреса для модника ции адреса, позволяющего все модификации производить не за два такта, как в известном устройстве, а эа один, наличия буфера 1 командных слов большой емкости (128 лвойных слов), что позволяет хранить в буфере командных слов несколько програю ных

1136177

36 циклов, а также за счет наличия селектора 9, позволяющего быстро формировать адрес команды передачи управления для поиска этой команды в блоке 1, 5

В известном устройстве в случае успешного перехода тратится восемь тактов, а в случае неуспешного пере хода пять.

Повышение быстродействия процессо- 10 ра достигнуто также благодаря введению в устройство схемы коррекции опе рандов в случае определения конфликта по операнду из-за совмещения операций. Сохранение в локальной памяти копии исходных операндов, ССП, префикса и управляющих регистров позволяет выполнять повторение команд, в

Которых произошла ошибка. Кроме того, путем введения банка внутренних данных локальной памяти упорядочивается структура процессора, увеличиваются его функциональные возможности по выполнению различных тестов и диагностических процедур, сокращается регистровое оборудование на построение ряда управляющих и рабочих регистров. Введение недублированных зон локальной памяти повышает оптимальность использования памяти, что также уменьшает оборудование на построение соответствующих буферных регистров (таблицы начал адресов сегментов, значения модифицированных адресов операндов и счетчика команд).

Суммарный выигрыш в быстродействии составляет 31,47.

1136177

1136177!

136!77

1 136177 (f36177

E »

1 з фп

Ю

0 .И

3$

1136177

1 136177

ll36177

1 ) 36177

1!36!77

)236)77

1136177 л i t

3апресаа смВ д N

Фдад

1136177 г0 и т7 Г1 1Ф 15 Я У7

У0 П 17 У5 У9 FS Уб 77

У0 rt 77 УЗ tu tf . Уб 77

hit т0 гУ rt Уб И Уб Уб 77

Фиг. Ю

Заказ 10287/38 Тираж 710

ВНИИПИ Государственного комитета СССР по делам изобретейий и открытий

113035, Москва, Ж-35, Раушская наб, д. 4/5

Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Составитель П. Чистобородов

Редактор Т. Кугрышева Техред З.Палий Корректор Н. Король