Устройство для ортогонального преобразования цифровых сигналов по фурье-чебышеву

 

УСТРОЙСТВО ДЛЯ ОРТОГОНАЛЬНОГО ПРЕОБРАЗОВАНИЯ ЦИФРОВЫХ СИГНАЛОВ ПО, ФУРЬЕ-ЧЕВЫШЕВУ, содержащее первый блок памяти, информационный вход которого подключен к выходу анадого101ФРОВОГО преобразователя, вход которого является.информационным входом устройства, вычислительный блок, вто-, рой блок памяти, информационный выход которого является первым информационным выходом устройства, блок постоянной памяти, первый и второй блоки вычисления адреса, отличающееся тем, что, с целью упрощения устройства, оно содержит третий и четвертый блоки памяти, первый и второй комбинационные сумматоры и блок формирования управляющих импульсов , при этом инфбрматдионный вход третьего блока памяти подключен к выходу аналого-цифрового преобразователя , выходы первого и второго комбинацнонньгк сумматоров подключены к информационным входам соответственно второго и четвертого, блоков памяти , информационный выход четвертого блока памяти является вторым информационным выходом устройства,причем вычислительный блок содержит первый , второй,третий и четвертый суыматогы , первый, второй, третий и четвертый вычитатели, первый, второй, третий и четвёртый умножители, выход первого сумматора подключен к первому входу первого умножителя, выход которого подключен к перяым входам второго сумматора и первого вычитателя , выходы которых подключены соответственно к первым входам первого и второго комбинационных сумматоров, выход второго вычитателя подключен к первому входу второго умножителя, (/) выход которого подключен к первым входам третьего сумматора и третьего вычитатгля, вых.1.ды которых подключеО ны к вторым входам соответственно с второго и первого комбинационных сумматоров, выход четвертого сумматора подключен к первому входу третьего 00 05 умножителя, выход которого подключен к вторым входам третьего сумматора и третьего вычитателя, выход четвертого 00 вычитателя подключен кпервому входу четвертого умножителя, выход которого подключен к вторым входам второго сумматора и первого вычитателя, вторые входы первого и третьего умножителей вычислительного блока подключены к выходу реальной части числа . блока постоянной памяти, выход мнимой части числа которого подключен к вторым входам второго и четвертого умножителей вычислительного бяока, выход реальной части операнда первого блока памяти пе дключен к первым

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕО1УБЛИК

4(51) С 06.F 15/332

Ж Г(®3 3 9

1З

ВИЫФЯЩЩА

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

° К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

FlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3639542/24-.24 (22) 08.09.83 (46) 23.01.85. Бюл. У 3 (72) С.В. Устенко (71) Киевский ордена Ленина политехнический институт им. 50-летия Великой Октябрьской социалистической революции (53) 681.32(088.8) (56) 1. Авторское свидетельство СССР

Ф 537349, кл. С 06 F 15/332, 1974.

2. Евтеев Ю.И. и др. Аппаратурная реализация дискретного преобразования Фурье. М., "Энергия", 1978, с. 52 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ ОРТОГОНАЛЬНОГО ПРЕОБРАЗОВАНИЯ ЦИФРОВЫХ СИГНАЛОВ

ЦO ФУРЬЕ-ЧЕБЫШЕВУ, содержащее первый блок памяти, информационный вход которого подключен к выходу аналогоцифрового преобразователя, вход которого является информационным входом устройства, вычислительный блок, вто-, рой блок памяти, информационный выход которого является первым информационным выходом устройства, блок постоянпой памяти, первый и второй блоки вычисления адреса, о т л и ч а ю щ ее с я тем, что, с целью упрощения устройства, оно содержит третий и иетвертый блоки памяти, первый и второй комбинационные сумматоры и блок формирования управляющих импульсов, при этом информационный вход третьего блока памяти подключен к выходу аналого-цифрового преобразователя, выходы первого и второго комбинационных сумматоров подключены к информационным входам соответственно второго и четвертого. блоков памя„SU„„! 136181 A ти, информационный выход четвертого блока памяти является вторым информационным выходом устройства, причем вычислительный блок содержит первый, второй, третий и четвертый сумматоры, первый, второй, третий и четвертый вычитатели, первый, второй, третий и четвертый умножители, выход первого сумматора подключен к первому входу первого умножителя, выход которого подключен к пеговым входам второго сумматора и первого вычитателя, выходы которых подключены соответственно к первым входам первого и второго комбинационных сумматоров, выход второго вычитателя подключен к g

O первому входу второго умножнтеля, выход которого подключен к первым входам третьего сумматоРа и третьего вычитателя, вых ды которых подключены к вторым входам соответственно Я

Ъ ° второго и первого комбинационных

ЭМр сумматоров, выход четвертого сумматора подключен к первому входу третьего умножителя, выход которого подключен к вторым входам третьего сумматора и третьего вычитателя, выход четвертого вычитателя подключен к первому входу четвертого умножителя, выход которого подключен к вторым входам второго сумматора и первого вычитателя, вторые входы первого и третьего умножителей вычислительного блока подключены к выходу реальной части числа . блока постоянной памяти, выход мнимой части числа которого подключен к вторым входам второго и четвертого умножителей вычислительного биока, выход реальной части операнда первого блока памяти подключен к первым 1 136 входам первого сумматора н второго вычитателя вычислительного блока, выход мнимой части операнда первого блока памяти подключен к первым входам четвертого сумматора и четвертого вычитателя вычислительного блока, вторые входы которых подключены к выходу мнимой части операнда третьего блока памяти, выход реальной части операнда которого подключен к вторым входам первого сумматора,и второго вычитателя вычислительного блока, причем блок формирования управляющих импульсов содержит генератор тактовых импульсов, элемент задержки, первый и второй элементы И, элемент

ИЛИ и элемент НЕ, выход которого подключен к первому входу первого элемента И, выход которого подключен к первому входу элемента ИЛИ, второй вход которого подключен к выходу второго элемента И, первый вход которого подключен к выходу элемента задержки, выход генератора TBKToQbxK импульсов подключен к второму входу первого элемента И, при этом первый и второй блоки вычисления адреса с.одержат первый и второй элементы

НЕ, первый, второй и третий элементы

И, преобразователь прямого кода в дополнительный и счетчик, информационный выход которого подключен к информационному входу преобразователя прямого кода в дополнительный, вход синхронизации которого соединен с первыми входами первого и второго элементов И, входам первого элемента

НЕ и подключен к выходу Р-ro разряда счетчика, выход (Р+1)-го разряда счетчика подключен к второму входу первого элемента И и входу второго элемента НЕ, выход которого подключен к второму входу второго элемента

И и первому входу третьего элемента

И, второй вход которого подключен к входу первого элемента НЕ, выход первого элемента И подключен к входу установки в "О" счетчика, информа ционные выходы счетчиков первого и второго блоков вычисления адреса под181 ключены к адресным входам соответственно первого и второго блоков памяти, входы разрешения записи которых подключены соответственно к выходу (Р+1)-го разряда счетчика первого блока вычисления адреса и выходу третьего элемента И второго блока вычисления адреса, выходы преобразователей прямого кода в дополнительный которых подключены к адресным входам соответственно третьего и четвертого блоков памяти, входы разрешения записи которых подключены соответственно к выходу второго элемента И первого блока вычисления адреса и выходу (9+1)-го разряда счетчика второго блока вычисления адреса, выходы (Р+1)-го разряда счетчиков первого и второго блоков вычисления адреса подключены к входам разрешения считывания соответственно третьего и второго блоков памяти, а выход третье-. го элемента И первого и выход второго элемента И второго блоков вычисления адреса подключены к входам разрешения считывания соответственно первого и четвертого блоков памяти, выход первого элемента И первого блока вычисления адреса подключен к входу элемента задержки блока формирования управляющих импульсов, выход генератора тактовых импульсов которого подключен к счетному входу счетчика первого блока вычисления адреса, выход (Р+1)-ro .разряда счетчика которого подключен к второму входу второго элемента И блока формирования управляющих импульсов и установочному входу {Р +1)-ro разряда счетчика второго блока вычисления адреса, выход (Р+1)-ro разряда счетчика которого подключен к входу элемента НЕ блока формирования управляющих импульсов, выход элемента ИЛИ которого подключен к счетному входу счетчика второго блока вычисления адреса, выход первого элемента И которого подключен к установочному входу (Р+1)-ro разряда счетчика первого блока вычисления адреса.

1136181

1О

Изобретение относится к вычислительной технике и может быть использовано для цифровой обработки сигналов, спектрального анализа различных процессов, в.особенности 5 в таких областях, как радиолокация, доплеровские системы измерений, гидролокация, системы с повышенной разрешающей способностью анализа сигналов.

Известно устройство, содержащее блок ввода данных, два запоминающих устройства, блок вычитания, сумматор,, блок умножения, блок экспоненциальных функций и синхронизатор (1) . 15

Недостатком устройства является необходимость значительного увеличения оборудования для улучшения частотного разрешения путем увеличения числа отсчетов в выборке N. 2O

Наиболее близким к изобретению е, техническим решением является устройство, реализующее алгоритм быстрого преобразования Фурье (БПФ), содержащее аналого-цифровой преобразова- 25 тель, два блока памяти, два блока вычисления адреса, вычислительный блок и блок весовых функций. При этом вход аналого-цифрового преобра- . зователя соединен с входом устройст- 5о ва, а выход — с первым входом первого блока памяти, второй вход которого соединен с выходом первого блока вычисления адреса, а выход подключен к первому входу вычислительного блока, второй и третий входы которых подсоединены к блоку весовых функций, первый выход вычислительного блока подключен к первому входу второго блока памяти, а второй и третий 4 выходы — соответственно к входам

f блоков вычисления .адреса, выход которого подключен к второму входу второго блока памяти, первый выход которого, соединен с выходом устройства 45 а второй выход второго блока памяти .подключен к четвертому входу вычислительного блока (2) .

Процедура вычисления коэффициентов

Фурье по алгоритмам БПФ сводится к 50 вычислению спектра в равноотстоящих точках на оси частот. Она представляет собой грубый набор фильтров первого порядка, равноотстоящих по оси частот, При анализе сигналов, содер- 55 жащих частоты, близкорасположенные одна к другой, тяжело подобрать фильтры так, чтобы их собственные резонансные частоты совпадали с составляющими сигнала. Ввиду этого появляется неопределенность оценки спектра из-.за размытия спектра. Увеличение разрешения ведет к усложнению устройства.

Устранение этого недостатка возможно, если использовать набор фильтров с неравномерным расположением по оси частот, заданный по закону arccos i ,При этом в заданном частотном диапазоне всегда найдется по крайней мере два фильтра, расстояние между которыми по оси частот близко к расстоянию составляющих сигнала. С другой стороны, с помощью гетеродинного преобразователя сигнал всегда можно сместить на нужный участок частотной шкалы так, чтобы отклики этих фильтров были максимальны, что соответствует совпадению спектральных компонент сигналов с набранными фильтрамие

Цель изобретения — упрощение

I устройства.

Поставленная цель достигается тем, что устройство для ортогонального преобразования цифровых сигналов по фурье-Чебьппеву,содержащее первый блок памяти, информационный вход которого подключен к выходу аналого-цифрового преобразователя, вход которого является информационным входом устройства, вычислительный блок, второй блок памяти, информационный выход которого является первым информационным выходом устройства, блок постоянной памяти, первый и второй блоки вычисления адреса, содержит также третий-и четвертыи блоки памяти, первый и второй комбинационные сумматоры и блок формирования управляющих импульсов, при этом информационный вход третьего блока памяти подключен к выходу аналого-цифрового преобразователя, выходы первого и второго комбинационных сумматоров подключены к информационным входам соответственно второго и четвертого блоков памяти,информационный выход четвертого блока памяти является вторым информационным выходом устройства, причем вычислич ель- . ный блок содержит первый, второй, третий и четвертый сумматоры, первый, второй, третий и четвертый вычитатели, первьЖ, второй, третий и четвертый умножители, выход первого сумматора подключен к первому, входу первого

1136 умножителя, выход которого подключен к первым входам второго сумматора и первого вычитателя, выходы которых подключены к первым входам соответственно первого и второго комбинационных сумматоров, выход второго вычита,теля подключен к первому входу вто" рого умножителя, выход которого подключен к первым входам третьего сумматора и третьего вычитателя, выходы 1п которых подключены к вторым входам соответственно второго и первого ком бинационных сумматоров, выход четвертого сумматора подключен к первому входу третьего умножителя, выход которого подключен к вторым входам третьего сумматора и третьего вычитателя, выход четвертого вычитателя подключен к первому входу четвертого умножителя, выход которого подключен gg к вторым входам второго сумматора и первого вычитателя, вторые входы первого и третьего умножителей вычислительного блока подключены к выходу реальной части числа блока постояннойд памяти, выход мнимой части числа которого подключен к вторым входам второго и четвертого умножителей вычислительного блока, выход реальной части операнда первого блока памяти О подключен к первым входам первого сумматора и второго вычитателя вычислительного блока, выход мнимой части операнда первого блока памяти подключен к первым вхоцам четвертого сум35 матора и четвертого вычитателя вычислительного блока, вторые входы которых подключены к выходу мнимой части операнда третьего блока памяти, выход реальной части операнда которо-@ го подключен к вторым входам первого сумматора и второго вычитателя вычислительного блока, причем блок формирования управляющих импульсов содержит генератор тактовых .импульсов, элемент задержки, первый и второй элементы И, элемент ИЛИ и элемент HE выход которого подключен к первому входу первого элемента И, выход которого подключен к первому входу эле О мента ИЛИ, второй вход которого подключен к выходу второго элемента И„ первый вход которого подключен к выходу элемента задержки, выход генератора тактовых импульсов подключен!„ к второму входу первого элемента И, при этом первый и второй блоки вычисления адреса содержат первый и вто181 4 рои элементы НЕ, первый, второй и третий элементы И, преобразователь прямого кода в дополнительный и счетчик, информационный выход которого подключен к информационному входу преобразователя прямого кода в дополнительный, вход синхронизации которого соединен с первыми входами первого и второго элементов И, входом первого элемента НЕ и подключен к выходу Р»го разряда счетчика, выход (Р+1)-го разряда счетчика подключен к второму входу первого элемента И и входу второго элемента НЕ, выход которого подключен к второму входу второго элемента И и первому входу третьего элемента И, второй вход которого подключен к входу первого элемента НЕ, выход первого элемента

И подключен к входу установки в "О" счетчика, информационные выходы счетчиков первого и второго блоков

Вычисления адреса подключены к адресным входам соответственно первого и второго блоков памяти, входы разрешения запйси которых подключены соответственно к выходу (Р+1)-ro разряда счетчика первого блока вычисления адреса и выходу третьего элемента И второго блока вычисления адреса, выходы преобразователей прямого кода в дополнительный которых подключена к адресным входам соответственно третьего и четвертого блоков памяти, входы разрешения записи которых подключены соответственно к выходу второго элемента И первого блока вычисления адреса и выходу (Р+1)-го разряда счетчика второго .блока вычисления адреса, выходы (Р+1)го разряда счетчиков первого и второго блоков вычисления адреса подключены к входам разрешения считывания

I соответственно третьего и второго блоков памяти, а выход третьего элемента И первого и выход второго элемента И второго блоков вычисления адреса подключены к входам разрешения считывания соответственно первого и четвертого блоков памяти, выход первого элемента И первого блока вычисления адреса подключен к входу элемента задержки блока формирования управляющих импульсов, выход генератора тактовых импульсов которого подключен к счетному входу счетчика первого блока вычисления адреса, выход (Р+1)-го разряда счетчика которо3 1136181 d го подключен к второму входу второго ка 4 подключены соответственно к элемента И блока формирования управ- адресному входу, входам "Запись" и ляющих импульсов и установочному вхо- "Чтение" блока 3 памяти. Те же шины ду (Р+1)-ro разряда счетчика второго второго выхода блока 4 подключены блока вычисления адреса, выход (Р+1)- 5 аналогичным образом к таким же вхого разряда счетчика которого подклю- дам блока 10 памяти. чен к входу элемента НЕ блока форми- Блок 8 вычисления адреса аналоги рования управляющих импульсов, вывод чен конструктивно блоку 4 вычисления элемента ИЛИ которого подключен к адреса. При этом первая, вторая и счетному входу счетчика второго бло- !О третья шины первого выхода блока 8 ка вычисления адреса, выход первого подключены соответственно к адресноэлемента И которого подключен к уста- му входу, входам "Чтение™ и "Запись" новочному входу (Р+1)-го разряда блока 7 памяти, а те же шины второго счетчика первого блока вычисления выхода — аналогично к тем же входам адреса. !5 второго входа блока 13 памяти.

На фиг.! представлена блок-схема Блок 15 формирования управляющих устройства для ортогонального преоб- импульсов (фиг.6) содержит элемент разования цифровых сигналов по Фурье- НЕ 47, вход 48, элемент И 49 эле-

Э

Чебышеву, на фиг.2 — блок-схема вы- мент ИЛИ 50, выход 51 элемент И 52, числительного блока; на фиг.3 —, рб вход 53, выход 54, элемент 55 задерж- . структурная схема блока вычисления ки, вход 56, выход 57 и генератор адреса; на фиг.4 — последовательность 58 тактовых импульсов. отсчетов сигнала с учетом их симмет- Счетчик 34 блока 4 (фиг. 8 и 9) рии; на фиг.5 — последовательность содержит счетчик 59 адреса, вход 60, спектральных составляющих, упорядо- 25 выход 61, элемент ИЛИ 62, входы 63 ченная по закону arccos ; на фиг.6 — и 64, элемент И .65, триггер 66, злеструктурная схема блока формирования мент И 67 и выход 68 ° управляющих импульсов; на фиг.7 Счетчик 34 блока 8 выполнен конструктурная схема счетчика первого структивно аналогично счетчику 34 блока вычисления адреса; на фиг.8 — ЭО блока 4. Однако первый вход элемента структурная схема счетчика вторбго И 67 подключен к второму входу 64 блока вычисления адреса. счетчика 34, а первый и второй входы

Устройство содержит аналого-цифро- элемента И 65 подключены к старшему вой преобразователь 1, информационный Р-му разряду выхода счетчика 59 адревход 2; блок 3 памяти, блок 4 вычис-., са. 35 ления адреса, вычислительный блок 5, Блоки 3, 7, 10 и 13 памяти состоят блок 6 постоянной памяти, блок 7 из ОЗУ комплексных чисел, в ячейках памяти, блок 8 вычисления адреса, которых хранятся действительные и информационный выход 9, блок 10 памя- мнимые составляющие комплексных чити, комбинационные сумматоры 11 и 12 4О сел. Объем памяти каждого блока па1 40 и блок 13 памяти, информационный выход мяти составляет -+1 ячеек. ! и блок 15 формирования управления

4 Алгоритм преобразования Фурье-Чеэ f импульсов. бьппева вычисляет коэффициенты Фурье

Вычислительный блок 5 (фиг.2) со- с неравномерным частотным представдержит сумматор 16, вход 17, вычита- 45 лением. Это частотное представление тель 18, вход 19, сумматор 20, вы- задается по закону K = arccos i, где читатель 21, умножители 22 и 23, — нормированная безразмерная частовходы 24 и 25, умножители 26 н 27, та, задаваемая в интервалах (+1,-1) вычитатель 28, сумматор 29, выход 30, для K 6)0,11),t=O,L и (-1,Ц для сумматор 31 вычитатель 32 и выход 3 К е(a Qg) &L N L=N/2.

Блок 4 вычисления адреса (фиг.3) В предлагаемом УстРойстве вычиссодержит счетчик 34, выход 35, пре- ление коэффициентов преобразованиЯ образователь 36 прямого кода в допол- Фурье заменяется пРеобРазованием нительный, выход 37, элемент И 38, Фурье-Чебышева с весовыми функциями элемент НЕ 39, элемент И 40, элемент 55 вида

И 4 1, элемент НЕ 42, выход 43, вход ехр(jn arccos i) =Т (i) -jU (i) (1) и n )

44, выход 45 и вход 46. Лервая, вторая и третья шины первого выхода бло- где Тп(i)=сов(п arccos i) и lJ (i)

1136181

= sin (и arccos i) — соответственно косинусная и синусная составляющие, являющиеся ортогональными полиномами

Чебышева первого и второго рода; и — временная безразмерная последо-5 вательность, n = О,+1,+2,...,+L.

Анализируемый сигнал, представленный в виде дискретных отсчетов х(11) косинусоиды для Й = 16 показан на фиг. 4а. На фиг,,45 и 45 показаны те же дискретные отсчеты, но с учетом симметрии и сигнала относительно центра интервала (О,N J. На фиг. 4о показаны отсчеты для отрицательных значений п, а на фиг.4 о — положитель-1> ных значенийИ . При этом на фиг.411 номера дискретных отсчетов x(n) совпадают со значениями 11, а для фиг.43 и 4 о они соответственно равны n= -8,-7,-6,...,-0, =0,1,2,...,8,20

Нормированная частота i для

arccos i вычисляется из соотношения

L-в

+ юЭ -р.-)

-)Lk0 1Lk0 -1(L 1)K 1(Ь-1)К l е е 1е е

Е11.ко -) "о 1

) -О . О

1 . е е

-taK, ОК, «1ОК,,-jOK„ е 0

ke

К„- 2 к„-"о

1-3(L-)К, (-1)k ! е е

1(1.-1) К, 1(1.-1) k е е

° °

1Е ОК Е ОК1

j 1ОК, jok< е е "" е

<„,=2ч ",-К, е е

sLk, -М

k, с ( — 1- — - — —— е е е е

-)LK4 l4"4 ) -J(L-I)k4 $(L -1)К1

1),)(-j L k 4 1 j(L-ilk4 -j (L-!) К1, 1 б-1Ок4 1С1К4 е

1 ,е е

1ОК4 «1 ОК„

Алгоритм вычисления коэффициентов

Фурье состоит в том, что каждая такая

50 ,элементарная матрица умножается на двухточечный вектор-столбец сигнала

Х состоящий из двух отсчетов сигнал% ла вида

x(-n) (4) x(n) дде g = 0,2,4,...,L°8

Так, д 1Я случая И= 16 1 = +1,+3

1 1

«29 «4Ф

На фиг.5 показана последовательность номеров к значений частоты К для случая И 16. Зависимость arccos i. симметрична относительно значения

arccos i й, тогда для значений е (1,-1), к = 0,1,2,...,8 и для значений ie (-1, 1), g 8,9,1О,...,16.

Преобразование Фурье-Чебышева в матричной форме А может быть представлено в виде произведения матрицы R с весовыми функциями (1) и векторастолбца сигнала Х

A = R X (2) .Матрица К состоит из (N+2) ° (К+2) элементов, где число столбцов равно числу (И+2) отсчетов сигнала, а число строк — количеству (В+2) спектральных составляющих.

Данная матрица R упорядочивается таким образом, что в ней образуются элементарные матрицы R+, состоящие из 2i2 элементов. Тогда матрица К выглядит следующим образом

Промежуточные произведения А =

= В Х д LHBKaIIJIHBaloTcsl ДлЯ всех значенйй отсчетов II . Накопленная сумма промежуточных произведений элементарных матриц дает одновременно две спектральные составляющие.

Число отсчетов по 11 и К увеличено на два. Это позволяет без нарушения структуры устройства выполнить преобразование (К+2) отсчетов сигнала н

1136181

l0 вычислить (И+2) спектральные составляющие.

Из (И+2) отсчетов сигнала два из них являются нулевыми, поэтому в матрице (3) элементы матриц 8> 1,-го 5 и 0-ro столбцов умножаются на, элементы матриц Х с одним нулевым отсчетом соответственно Х и Х2 о

g . х(-4> „ » О (5), 10

Сигналы х(-И) и х(11) являются комплексными, поэтому на входы блока 5 поступают как действительные, так и мнимые составляющие отсчетов сигнала, а на его выходах образуются соУстройство работает следующим образом.

На вход 2 устройства поступает аналоговый сигнал, который подвергается дискретизации в аналого-цифровом преобразователе 1. С выхода последнего отсчеты сигнала х(П) .поступают на входы двух блоков 3 и

10 памяти. Запись отсчетов сигнала производится сначала в блок 3 памя- ти, затем — в блок 10 памяти по адресам записи, поступающим на соответствующие входы этих блоков соответственно с выходов блока 4 вычисления адреса. В блоки 3 и 10 памяти записывается по L значений отсчетов сигнала. При этом в дополнительную ячейку каждого блока памяти значения отсчетов сигнала не записываются, а 30 содержимое данных ячеек остается нулевым, в результате чего обеспечивается формирование нулевых значений отсчетов элементарных сигналов Х и о 2

Х выражения (5), когда х(Ь) = 0 и х(-О) = О.

После записи Й отсчетов сигнала х(п) блок 4 вычисления адреса- формирует адрес считывания дia двух блоков 3 и 10 памяти одновременно. Два 4о дискретных значения сигнала х(-6) и х(П) поступают соответственно на входы вычислительного блока 5, на другие входы — полиномы Чебьппева первого и второго рода. Коэффициен- 45 ты Т и ц вырабатываются одновременно в блоке 6. Вычисления, производимые в вычислительном блоке 5, являются базовой операцией предлагаемого устройства и заключаются в операции д умножения элементарной матрицы К . на вектор-столбец сигнала Х . ответственно значения элементов про=. межуточных произведений а и а .мат1 рицы А также в виде действительных и мнимых составляющих. В комбинационном сумматоре 11 накапливаются действительные и мнимые составляющие элемента а>, а в комбинационном сумматоре 12 — действительные и мнимые составляющие элемента а1 по всем значениям Ц.

Накопленные значения промежуточных произведений А в виде двух коэффициентов Фурье записываются по адресу записи блока 8 в два блока

7 и 13 памяти одновременно.

Для формирования адреса записи блока 8-с выходов блока 4 соответственно на входы блока .l5 формирования управляющих импульсов поступают импульс конца считывания всех значений отсчетов сигнала и потенциал разрешения записи;

В блоке 15 формируются тактовые импульсы .записи коэффициентов Фурье, поступающие с.выхода этого блока.

Число данных импульсов в блоке 15 определяется длительностью потенциала разрешения записи, который в свою очередь с соответствующего выхода блока 15 поступает на вход блока 8 и устанавливает его в режим записи.

Тактовые импульсы записи поступают в блок 8 (1.+1) раз, по которым формируются адреса записи всех (N+2) вычисленных коэффициентов Фурье.

В блок 7 памяти записываются (1,+1) коэффициентов для К 6 К,,К, J, а в блок 13 памяти — (Ь+I) коэффициентов для Kg6 (К,К j.

После записи в блоки 7 и 13 памяти ((i+2) коэффициентов блок 8 переходит в режим считывания данных коэффициентов. При этом в блоке 8 вырабатывается потенциал разрешения считывания, который с его выхода поступает на вход блока 15, Потенциал разрешения считывания в блоке 15 определяет длительность тактовых импульсов считывания, поступающих на вход блока 8.

На вход блока 4 поступают тактовые импульсы записи и считывания . отсчетов с выхода блока 15.

В режиме считывания блока 8 вычисления адреса с блоков 7 и 13 памяти считано по 4 коэффициентов Фурье.

Сначала с блока 7 памяти поступают коэффициенты на выход 9 устройства

1136181

12 для интервала значений К в (К,К„ „1.

Затем с блока 13 памяти на выход 14 устройства считаны коэффициенты .для интервала значений Kga pK„,К Д.

Одновременно с режимом считывания коэффициентов Фурье устройство переходит в режим записи следующей выборки отсчетов сигнала по импульсу записи выборки сигнала, приходящего на вход блока 4 с выхода третьего блока 8. Работа устройства далее повторяется.

Таким образом, в устройстве совмещены запись отсчетов сигнала и считывание вычисленных коэффициентов.

Вычислительный блок 5 (фиг.2) работает следующим образом.

На входы 17 и 19 блока поступают соответственно отсчеты сигнала x<(n)-= х(-о) и х (n) = х(п) в комплекс2 ном виде х„=х„„+ х, х =х „+ х, где 0 — символ действительной части; — символ мнимой части.

При этом х,поступает по шине входа 17 блока на входы сумматора 16 и вычитателя 18, а х — по второй шине на входы сумматора 20 и вычитателя ®

21. Аналогично х поступает по первой шине входа 19 блока на входы сумматора 16 и вычитателя 18, а х - по второй шине на входы сумматора 20 и вычитателя 21. 35

Отсчеты х и х перед умножением с коэффициентами Т и Ц подвергаются предварительному преобразованию в сумматорах 16 и 20 и вычитателях

18 и 21. Так, на выходах сумматора 40

16 и вычитателя 18 появляются сумма (х й+ x2R) и разност (x1R действительных значений отсчетов сигнала. Сумматор 20 и вычитатель

21 выдают сумму (х< + х ) и раз- 45 нОсть (х X 2 ) мнимых сОставляющих сигнала. Значения сумм (х <+ х ) и (х + х ) соответственно с выходов сумматоров 16 и 20 умножаются в умножителях 23 и 22 со значением коси- 50 нусного Т коэффициента Чебышева, поступающего с второго входа 24 блока. Синусный ц коэффициент поступает с третьего входа 25 блока и перемножается в умножителях 26 и 27 соот- 55 ветственно со значением разностей (х < — х2 ) вычитателя 18 и (х <<- х <) вычитателя 21.

Далее результаты перемножений опять подвергаются дополнительному преобразованию в сумматорах 29 и 31 и вычитателях 28 и 32. Так, значения умножителя 23 Т(х + х „) и умножителя 27ц (х — х ) в сумматоре 29 складываются а = Т(х „ + х ) +

+ Ч (x - х2 ), а в вычитателе 28

I принимают разность a21 (xtp +xRR )Ц(х l> — х 2< ) . Аналогично на выходе сумматора 31 выработана сумма а =

= T(x <>+x<<)+U(x

+ x) ) 0 (x1R

Значения а, сумматора 29 и а > вычитателя 32 первого комплексного коэффициента а, а „+ а матрицы А поступают соответственно на первую и вторую шины выхода 33 блока. На первую шину выхода 30 блока поступает значение а „с вычитателя 28, а на вторую шину — значение а с сумматора 31 второго коэффициента а = а + jа

2 gz

Блоки 4 и 8 вычисления адреса предназначены для вычисления адреса соответственно блоков 3, IO и 7, 13 памяти в режимах записи и считывания информации.

Принцип работы блоков вычисления адреса поясняется на примере блока 4 вычисления адреса для случая 8 = 16 (фиг.3) .

Режим работы блока 4 определяется двумя разрядами, первый иэ которых непосредственно подсоединен к старшему P-му разряду (Р1 ) выхода счетчика 34, а второй — к старшему (Р+1)-му разряду (Pll) выхода счетчика 34.

Адрес записи Р „и считывания Р счетчика 34 поступает в блок 3 памяти по первой шйне выхода 35 блока, а в блок 10 памяти — через преобразователь 36 по первой шине выхода

37 блока.

В исходном состоянии блок устанавливается в режим Р1 Р1, = "00". В этом режиме производится запись отсчетов сигнала х(1) в блок 3 памяти по адресу Р> щ= 0,1,2,...,7 в прямом коде.

Для этого по импульсам Р = 1 и Р = 1 и на выходе элемента И 40 вырабатывается высокий потенциал, поступающий через вторую шину выхода 35 блока на вход "Запись" блока 3 памяти. В это же время импульс Р = 0 непосредственно подается на третьи шины выходов

35 и 37 блока, запрещающий считывание информации с обоих блоков памяти °

1136

Когда значение адреса становится равным Р,д„= 8, на выходе старшего Р> разряда появляется "1", которая разрешает. запись в другой блок 10 памяти.

В этом случае на выходе элемента И 38 5 вырабатывается высокий потенциал записи, который через вторую шину выхода 37 блока поступает в блок 10 памяти.

Адрес записи блока 1,0 памяти вы- 10 рабатывается в дополнительном коде, формируемом преобразователем 36, который переключается на выдачу до,полнительного кода по первому"стар- шему разряду P> = 1. Этот разряд 15 поступает на вход преобразователя

>36. Тогда адрес записи равен Р,„д=

= 8,7,6,...,1. При достижении счетчиком 34 значения К= 16 разряды

Р = О и. Рц 20

Режим "10" определяет считывание информации с блоков 3 и 10 памяти.

Импульс Р11 = 1 поступает на входы

"Чтение" обоих блоков памяти по третьим шинам выходов 35 и 37 блока.

Он же через элемент НЕ 42 запрещает режим записи и на выходах блока по шикам записи низкий потенциал . Одновременно импульс Р1, поступает на выход 45 блока. Адрес считывания равен З0

Рш = 0,1) 2,...,8.

В режиме записи блока 3 памяти не вычисляется значение Р дд= 8, а для блока 10 памяти значение Р,= О.

Поэтому при значениях адреса Р = О 35 и Рс = 8 соответственно на выходах

СЦ блоков 10 и 3 — значения х(8) = 0 и х(-о) = О. . Последовательность считываемых значений блока 3 памяти: Р,„ = 0 — 40 значение х(-8); Р „= 1 — значение х(-7),..., Р с,1= 8 — значение х(-о) .

В то же время с блока 10 памяти считана следующая последовательность, отсчетов: P ч = Π— значение х(8); 45

Р, = 1 — значение х(7),...; Рс, = 8— значение х(0). При Р „ = 0,1,2,...,7 адрес считывания вырабатывается в прямом коде, так как разряд Р = О, при Р =-8 — в дополнительном коде., SO

Для Н = 16 в блоке 4 вычисления адреса используется четырехразрядная адресная шина.

В режиме "11" на выход 43 блока подается потенциал разрешения запи- 55 си коэффициентов Фурье. Одновременно происходит обнуление счетчика 34.

Для этого разряды P = 1 и Рц = 1

181 14 подаются на входы элемента И 41, импульс с выхода которого поступает на вход счетчика 34.

Адрес считывания Р „ блока 4 формируется (1.+1) раэ, что соответствует вычислению (.5+2) коэффициентов Фурье.

В течение всего этого времени на выходе 45 блока сохраняется высокий потенциал, а на выходе 43 блока сформировано (4+1) импульсов.

Режим считывания переходит в режим записи следующей выборки отсчетов сигнала по импульсу сброса счетчика 34 в "О", который поступает на вход 44 блока ° Вход 46 блока является счетным входом счетчика 34.

В блоке 8 режим "10" является режимом начала работы блока по формированию адреса записи. Этот режим устанавливается импульсом Р „ = 1, поступающим на вход 44 блока 8. В течение длительности этого импульса тактовые импульсы записи, поступающнс на вход 46 блока 8, определяют адрес записи P д= 0,1,2,...,8 коэффициентов Фурье, Р„„вырабатывается

I одновременно для двух блоков 7 и 13 памяти, как для блоков 3 и 10 памяти.

При этом s ячейку блока .3 с адресом

Р,„д= О и в ячейку блока 7 с адресом

Р, д= 8 записываются коэффициенты, которые в дальнейшем не считываются.

Режим "11" блока 8 огределяется обнулением счетчика 34. При этом одновременно подается импульс на выход

43 блока 8, который является импульсом запи и следующей выборки отсчетов сигнала.

На четвертый выход 45 блока 8 поступает потенциал разрешения считывания коэффициентов Фурье. В режиме

"00" происходит считывание коэффициентов из блока 7 по адресу Р = сч

= 0,1 2,...,7. При этом P = 8 в дансч. ном режиме не вырабатывается, как

Р „д= 8 в таком же режиме для блока 3.

В режиме "01" производится считывание коэффициентов из блока 13 по адресу

Р = 8,7,6,...,1, формируемому в дополнительном коде, Р дд= О в этом случае не вырабатывается, как P „ = О для блока 10.

Блок 15 формирования управляющих импульсов (фиг.6) вырабатывает, задерживает и определяет длительность тактовых импульсов блсков вычисления адреса.

15 1136

На первый вход 56 блока 15 поступают тактовые импульсы записи коэффициентов, которые через элемент 55 задержки (с задержкой на время одного такта работы вычислительного блока 5

5) поступают на один из входов элемента И 52. На другой вход элемента

И 52 входа 53 блока поступает потенциал разрешения записи. С выхода элемента И 52 заданная по длительности последовательность тактовых импульсов записи поступает через элемент

ИЛИ 50 на выход 51 блока. Потенциал разрешения записи поступает также на выход 54 блока. На выход 57 блока подаются тактовые импульсы с выхода генератора 58 тактовых импульсов.

На вход 48 блока через элемент НЕ 47 на один из входов элемента И 49 поступает потенциал разрешения считывания коэффициентов, а на другой вход — тактовые импульсы с генератора

58. С выхода элемента И 49 сформированная по длительности последовательность тактовых импульсов считывания коэффициентов. подается через элемент

ИЛИ 50 на выход 51 блока.

Принцип работы счетчика 34 блока . вычисления адреса состоит в следующем. Начальное состояние счетчика 34 30 (фиг.7) соответствует нулевым состояниям счетчика 59 адреса и триггера бб. Счетчик 59 адреса начинает вырабатывать адрес записи при поступлении тактовых импульсов на вход 60 счетчи-3g ка 34. При достижении счетчиком 59 адреса значения, когда на всех раз-. рядах выхода — "1", импульс переноса, поступая через элемент И 67, устанав ливает триггер 66 в единичное состоя-4р ние (P> = 1), а счетчик 59 адреса начинает заново считать, вырабатывая адрес считывания. Когда же значение . старшего Р-го разряда счетчика 59 становится опять равным " 1 (Р = 1) 45

l то на вход 63 счетчика 34 поступает импульс сброса счетчика 59 адреса в "0". Затем счетчик 59 адреса на181

16 чинает считать снова до. значения

Р„ = i, далее происходит опять его обнуление и т..д. до тех пор, пока на вход 64 счетчика 34 не поступает импульс сброса счетчика 34 в начальное состояние. Этот импульс установит в "0" счетчик 59 адреса через элемент ИЛИ 62 и триггер 66 через элемент И 65. Значения P-ых разрядов выхода счетчика 59 адреса поступают на выход 61 счетчика 34, а значение прямого выхода триггера 66 (Р ) на выход 68 счетчика 34,.

Счетчик 34 (фиг.8) блока 8 работает следующим образом. В начальном состоянии счетчик 59 адреса установлен в нулевое- состояние,. а триггер

66 — в единичное. В таком режиме счетчик 59 адреса вырабатывает адрес ,записи. Когда значение старшего P-го разряда достигает значения Р = 1, то по этому импульсу триггер бб устанавливается в нулевое состояние. .Одновременно с обнулением триггера

66 происходит и обнуление счетчика

59 адреса по импульсу сброса, поступающему на первый вход 63 счетчика

34. Счетчик начинает заново считать, вырабатывая адрес считывания до тех пор, пока на вход 64 счетчика 34 не с поступит импульс установки его в начальное состояние.

Предлагаемое устройство вычисляет полный спектр сигнала, который распределен по оси частот неравномерно с большим сгущением в центре частотного диапазона. Такое сгущение спектра устраняет неопределенность оценки спектра из-за размытия спектра, связанную с несовпадением частот составляющих сигнала с частотой весовых функций преобразования. Переход к повышению частотного измерения сигналов в известном устройстве неэффективен и связан с усложнением устройства и резким увеличением объема one,ративной памяти.,3136183

ФИ87

1136181

1136 38Л

1136181

Тирам 710, Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раутская наб., д. 4/5

Заказ 10287/38

Филиал ППП "Патент", r. Ужгород, ул . Проектная, 4

Составитель А. Баранов .

Редактор О. Юрковецкая Техред В.Палий Корректор Л. Пилипенко