Формирователь сложного сигнала с частотной и частотно- фазовой манипуляцией

 

ФОРМИРОВАТЕЛЬ СЛОЖНОГО СИГНАЛА С ЧАСТОТНОЙ И ЧАСТОТНО-ФАЗОВОЙ МАНИПУЛЯЦИЕЙ, содержащий последовательно соединенные опорный генератор и тактовый делитель частоты, последовательно соединенные сумматор и первый блок памяти, вькоды разрядов которого соединены с первыми сигнальными входами сумматора, а также первый и второй дискретные фазовращатели , датчик кода частоты и шиф;ратор фазы, отл ич ающийс я тем, что, с целью расширения полосы частот при увеличении числа дискретных частотных элементов выходного сигнала, в него введены последовательно соединенные делитель кодов частоты , первые сигнальные входы которого соединены с выходами датчика кода частоты, а вторые сигнальные вхо;ДЫ которого являются входом кода постоянного числа, равного числу периодов опорного сигнала в длительности дискретного частотного элемента выходного сигнала, и второй блок памяти , выходы старших разрядов которого соединены с вторыми сигнальными одами сумматора, а выходы младших разрядов которого соединены с входаi ми установки коэффициента деления I введенного делителя частоты с пере- , мэнным коэффициентом деления, а также первый коммутатор, включенный между выходами первого дискретного фазовращателя и входом второго дискретного фазовращателя, и второй коммутатор , входы которого соединены с выходами второго дискретного фазовращателя , при этом выход опорного генератора соединен с первым входом синхронизации делителя кодов часто-, ты и с входом первого дискретного фазовращателя, выход тактового делителя частоты соединен с вторым входом § синхронизации делителя кодов частоты, с входом синхронизации второго блока CfJ памяти к входом датчика кода частоты, выходы датчика кода частоты соединены с входами шифратора фазы, выходы которого подключены к управляю-: щим входам второго коммутатора,выходi первого коммутатора соединен со счетным входом делителя частоты с переменным коэффициентом деления и с входом синхронизации первого блока памяти, управляющие входы и вход запрета - добавления первого коммутатора соединены соответственно с. выходами разрядов и с выходом переноса первого блока памяти, выход делителя частоты с переменным коэффициентом деления соединен с входом переноса сумматора, а вькоды перво . го и второго коммутаторов являются соответственно выходами сложного сигнала с частотной и сложного сигнала с частотно азовой манш1уля1щей.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) 4(51) Н 04 ? 27/10

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA (21) 3413146/24-09 (22) 30.03.82 (46) 23.01.85.Бюп. В 3 (72) Б.А.Пашков, В.Н.Козлов и В.Н.Ржеутский (53) 621.373.5(088.8) (56) 1. Авторское свидетельство СССР

В 862134, кл. G 06 F 1/02, 1979

2. Авторское свидетельство СССР

У 777871, кл. Н 04 L 27/1О, 19?8 (прототип).. (54)(57) ФОРИИРОВАТЕЛЬ СЛОЖНОГО СИГ»

НАЛА С ЧАСТОТНОЙ И ЧАСТОТНО-ФАЗОВОЙ

ИАНИПУЛЯЦИЕЙ, содержащий последовательно соединенные опорный генератор и тактовый делитель частоты, последовательно соединенные сумматор и первый блок памяти, выходы разрядов которого соединены с первыми сигнальными входами сумматора, а также первый и второй дискретные фазовращатели, датчик кода частоты и шифратор фазы, о.т л и ч а ю шийся тем, что, с целью расширения полосы частот нри увеличении числа дискрет- ных частотных элементов выходного сигнала, в него введены последовательно соединенные делитель кодов частоты, первые сигнальные входы которого соединены с выходами датчика кода частоты, а вторые сигнальные вхо:ды которого являются входом кода по стоянного числа, равного числу периодов опорного сигнала в длительности дискретного частотного элемента выходного сигнала, и второй блок памяти, выходы старших разрядов которого соединены с вторыми сигнальными входами сумматора, а выходы младших разрядов которого соединены с входа; ми установки коэффициента деления

I введенного делителя частоты с пере. менным коэффициентом деления, а также первый коммутатор, включенный между выходами первого дискретного фазовращателя и входом второго дискретного фазовращателя, и второй коммутатор, входы которого соединены с выходами второго дискретного фазовращателя, при этом выход опорного генератора соединен с первым входом синхронизации делителя кодов часто-. ты и с входом первого дискретного фазовращателя, выход тактового делителя Частоты соединен с вторым входом Е а синхронизации делителя кодов частоты, с входом синхронизации второго блока памяти и входом датчика кода частоты, . выходы датчика кода частоты соединены с входами шифратора фазы, вы- Я ходы которого подключены к управляю-; щим входам второго коммутатора,выход1 первого коммутатора соединен со счетным входом делителя частоты с переменным коэффициентом деления и с входом синхронизации первого блока памяти, управляющие входы и вход запрета — добавления первого коммутатора соединены соответственно с. выходами разрядов и с выходом переноса первого блока памяти, выход делителя частоты с переменным коэффициентом деления соединен с входом переноса сумматора, а выходы перво. го и второго коммутаторов являются соответственно выходами сложного сигнала с частотной и сложного сигнала с частотно-фазовой манипуляцией.

1 1136

Изобретение относится к радиотехнике и может использоваться для формирования сложных сигналов с частот- ной и частотно-фазовой манипуляцией и синтеза частот в радиолокации, связи, радиоизмерительной технике и т.д, Известен формирователь сигнала с частотной манипуляцией, содержащий последовательно соединенные опорный генератор, накопитель кода управле- 1О ния фазой (накопительный сумматор), делитель кода фазы на код частоты, дискретный фазовращатель на основе управляемой линии задержки, триггерный делитель частоты и фильтр ниж- 15 них частот (1) .

Однако данный формирователь обеспечивает только относительно узкий диапазон частот простого сигнала с частотной манипуляцией из-эа 2О наличия низкоскоростного узла — де- ° лителя кода фазы на код частоты, а также триггерного делителя частоты.

Наиболее близким к предлагаемому является формирователь сложного 25 сигнала с частотной и частотно-фазовой манипуляцией, содержащий последовательно соединенные опорный генератор и тактовый делитель частоты, последовательно соединенные сумматор. и первыи блек,памяти, выходы разрядов которого соединены С первыми сигнальными входами сумматора, а также первый и второй дискретные фазовращатели, датчик кода частоты и шифратор фазы, при этом выход опорного генератора соединен с входом перезаписи первого блока памяти и через элемент ЗАПРЕТ, вход которого соединен с выходом переноса первого блока na- ® мяти, с входом первого дискретного фазовращателя, выход первого дискретного фазовращателя, управляющий вход которого соединен с выходами разрядов первого блока памяти, подключен к входу второго дискретного фазовращателя, выход тактового делителя частоты соединен через регистр с входом шифратора фазы и с входом датчика кода частоты, выход которого подключен к сумматору, при этом выход ши50 фратора фазы соединен с управляющим входом второго дискретного фазовращателя )2) .

Однако ширина полосы частот выход-55 ного сигнала известного формирователя сложного сигнала с частотной и частотно-фазовой манипуляцией огра323 ничена вследствие того, что с ростом чш ла дискретных частотнь1х элементов возрастает число разрядов сумматора, производящего накопительное суммирование кода фазы, обратно пропорционально уменьшается скорость суммирования и прямо пропорционально растет сложность сумматора.

Кроме того, возрастает и сложность датчика кода частоты.

Цель изобретения — расширение полосы частот при увеличении числа дискретных частотных элементов выходного сигнала.

Поставленная цель достигается тем, что в формирователь сложного сигнала с частотной и частотно-фазовой манипуляцией, содержащий последовательно соединенные опорный генератор и тактовый делитель частоты, последовательно соединенные сумматор и первый блок памяти, выходы разрядов которого соединены с первыми сигнальными входами сумматора, а также первый и второй дискретные фазовращатели, датчик кода частоты и шифратор фазы, введены последовательно соединенные делитель кодов частоты, первые сигнальные входы которого соединены с выходами датчика кода частоты, а вторые сигнальные входы которого являются входом кода постоянного числа, равного числу периодов опорного сигнала в длительности дискретного частотного элемента выходного сигнала, и второй блок памяти, выходы старших разрядов которого соединены с вторыми сигнальными входами сумматора, а выходы младших разрядов которого сое,цинены с входами установки коэффициента деления введенного делителя частоты с переменным коэффициентом деления, а также первый коммутатор, включенный между выходами первого дискретного фазовращателя и входом второго дискретного фазовращателя, и второй коммутатор, входы которого соединены с выходами второго дискретного фазовращателя, при этом выход опорного генератора соединен с первым входом синхронизации делителя кодов частоты и с входом первого дискретного фазовращателя, выход тактового делителя частоты соединен е вторым входом синхронизации дели=.. теля кодов частоты, с входом синхронизации второго блока памяти и вхо1 36323 4 где — число дискретных частотных элементов сложного сигнала с различными частотами заполнения

5 — номер дискретного частотного элемента от начала периода сигнала, 1 = 1,2,3, ° . °,, л (о — длительность дискретного частотного элемента; — 1p 1; — поднесущая частота заполнения

s -ro дискретного частотного элемента, ; — фазовый сдвиг поднесущей «ro дискретного частотного эле15 мента, V — амппитуда, для простоты в дальнейшем принимается (1 = 1.

Значения функций в (1) можно представить как (ес((ц "P(о

О при pф1 ор((Z Q;

-(((ри Q Q.

3 ,дом датчика кода частоты, выходы (датчика кода частоты соединены с вхо дами шифратора фазы, выходы которого подключены к управляющим входам второго коммутатора, выход первого коммутатора соединен с счетным входом делителя частоты с переменным ко эффициентом деления и с входом синхронизации первого блока памяти, управляющие входы и вход запрета-добав ления первого коммутатора соединены соответственно с выходами разрядов и с выходом переноса первого блока памяти, выход делителя частоты с переменныи коэффициентом деления соеди нен с входом переноса сумматора, а вшоды первого и второго коммутаторов являются соответственно выходаии сложного сигнала с частотной и сложного сигнала с частотно-фазовой манипуляцией.

На фиг. 1 представлена структурная электрическая схема фориирователя сложного сигнала с частотной и частотно-фазовой манипуляцией;на фиг. 5

2 - вькодные сигналы из трех последовательно расположенных дискретньи частотных элементов, на фиг. 3 — днаграииы процесса формирования выходных сигналов, на фиг. 4 — график на- зо бега фазы при формировании одного элемента сложного сигнала с частот.ной манипуляцией.

Формирователь елакного сигнала с частотной и частотно-фазовой манипуляцией содержит опорный генератор

35, 1, первый дискретный фазовращатель 2, :первый коммутатор 3, второй дискрет, ный фазовращатель 4, второй коммутатор 5, тактовый делитель 6 частоты, датчик 7 кода частоты, делитель 8

40 кодов частоты, второй блок 9 памяти, делитель 10 частоты с переменным коэффициентом деления (ДПКД), сумматор 11Ä 12 памяти шифра-, тор 13 фазы. формирователь сложного сигнала с частотной и частотно-фазовой манипуляцией работает следующим образом.

В"общем случае формируемый сложный сигнал с частотно-фазовой манипуля50 цией может быть представлен в следующем виде:

На фиг. 2а представлен сложный сигнал с частотной манипуляцией (4М) при Щ = О, состоящий иэ трех последовательно расположенных дискретных частотных элементов — 1,2,3, а на фиг. 2g — сложный сигнал с частотно-фазовой манипуляцией (4ФМ) при

Щ Ф О, в частности, в третьем элементе(Д >О.

Как видно из фиг. 2,формнруеиые сигналы являются импульсными, бинарнооквантованныии по уровню, и имеют сииметричную форму иеандр. При необходимости получения сигналов синусоидальной формы их необходимо пропустить через фильтр никних частот, выделяющий спектр первых гармоник меандров поднесущих °

Процесс формирования первого дискретного частотного элемента ((= 1) сложного сигнала с частотной манипуляцией можно проследить по фиг. 3.

В этом элементе частота заполнения

1, равна 1о — частоте опорного генератора 1, т.е. значение модулирующего частоту числа N, (кода частоты, равного числу периодов синтеэируемой поднесущей.частоты заполнения j -го дискретного частотного элемента сигнала 1, в длительности дискретного частотного элемента сигнала М, =f о о

=f;/64 ) равно Égf, постоянному числу, равному числу периодов опорного снг1136323 нала в длительности дискретного частотного элемента входного сигнала

"о= о о = Й, где — mar дискретности сигнала по частоте (ь1= 1/со =

-1,/и,) . 5

В этом случае сигнал с выхода опорного генератора 1 поступает в течение длительности дискретного частотного элемента через первый дискретный фазовращатель 2 и первый коммутатор 3 непосредственно на выход формирователя сложного сигнала с частотной и частотно-фаэовой манипуляцией.

Во втором дискретном частотном элементе (2) f; а 1„, и для его синтеза необходимо изменять задержку фронтов опорного сигнала в сторону запаздывания с помощью коммутации с некоторой скоростью отводов первого дискретного фазовращателя 2 пер-26 ,вым коммутатором 3. На фиг. 3а показаны .сигналы 1 частоты опорного генератора 1, на фиг. 33 — сигналы частоты на отводах первого дискретного Р фазовращателя 2, сдвинутые по фазе друг относительно друга с шагом.дискретности 6 < в пределах от О до (М-1)Й, М - число дискретных значений фазы первого дискретного фазоврашателя 2 (число отводов), М = 30

1/kод7, = 2и Ь,Я ;„, где ьц ;„-, минимальный шаг дискретности по фазе.

При поочередной коммутации отводов первого дискретного фазовращателя 2 первым коммутатором 3 формируется заданная частота заполнения (фиг.5 f)., На фиг. 3 показаны сигналы на отводах второго дискретного фазовращателя 4 с различными сдвигами по фазе, обеспечивающими наложение íà аО

ЧМ сигнал дополнительной фазовой мани- пуляции, т.е. формирование ЧФМ сигнала (фиг. 3 ).

Процесс формирования частоты заполнения поднесущей частоты f< произ-45 водится следующим образом.

Поскольку частота является производной от фазы по времени, можно записать

,® (2) 50

1" — —

gn

Текущее значение фазы ;(1 ) сигна1 р 1 й; и

-@f,(1.;)- -,(-С;®, (3) Здесь параметр 4 = t - ; (4) — условное время на выходе формирователя сложного сигнала с частотной и частотно-фазовой манипуляцией, пересчитанное от частоты 1, к частоте1 о> сжатое нли растянутое в 8

Можно представить изменение задержки в виде целого числа — отношения ее к шагу дискретности по задержке g т.е. (4) и.(ц

Q;(tlПоскольку задержка может быть только дискретной, управляющее кодом фазы число будет всегда равно

Q;blгде(Е) — целая часть числа Я

Учитывая, что максимальная задерж.— ка первого дискретного фазовращателя 2 не превышает периода опорного сигнала q < 1/ 4 МаС, процесс суммирования числа Я; (4) должен производиться по модулю М (числу отводов первого дискретного фазовращателя 2, равному объему накопительного сумматора кода фазы, включающего, сумматор 11 и первый блок 12 памяти) (;(М(6) При этом происходит сдвиг фазы в самом старшем разряде первого дискретного фазовращателя 2 на 2Я. а появление сигнала на выходе (переноса) первого блока 12 памяти эквивалентно сдвигу по задержке на один период опорного сигнала и должно про" изводить запрет (пропуск) или добавление сдвинутого по фазе одного импульса в последовательности, поступающей на отводы первого дискретного фазовращателя 2.

7: 1136323

Число Q (t ), управляющее задержкой (фазой), можно записать в следующем виде: (7) 10

Из (7) следует, что для синтеза частоты заполнения 1,, отличной от частоты 10 опорного генератора 1, необходимо, чтобы в момент начала

15 тактового импульса, т.е. начала дискретного частотного элемента (фиг.ЗР) датчик 7 кода частоты выдал число М; для следующего элемента (на фиг. ЗА в момент начала 1-го дискретного частотного элемента — число N2 для

20 второго. дискретного частотного элемента). В делителе 8 кодов частоты делится код постоянного числа Йо на

11 поступающий из датчика 7 кода

25 частоты (в 1-оМ дискретном частотном элементе щ ) за время меньшее длиg 1 и тельности дискретного частотного элемент а "i.p (фиг. 3)) .

Деление двоичных кодов может выполняться обычньп4 способом, используемым в цифровых вычислительных машинах, например, путем вычитания делителя из делимого на комбинационном сумматоре-вычитателе и сдвига результата в регистре до получения

Ф. заданной точности вычисления частного.

В момент начала следующего тактового импульса частное (в данном 40 случае оп/ И ) переписывается во второй блок 9 памяти из делителя 8 кодов частоты (фиг. 36). С выходов его старших разрядовйп, -- 4g М поступает код на первые входы сумматора 11, а 45 с выходов младших (остальных) разрядов - на входы установки коэффициента деления ДПКД 10.

Затем производится с периодом 1/1 (в данном случае — с периодом 1/4 ) .

2 в сумматоре 11 с блоком 12 памяти суммирование (накопление) кода фазы

О, (4) в соответствии с формулой (7) (фиг. ЗХ) ° код Ц; (Ф) подается с выходов разрядов блока 12 памяти на вхо- 55 ды первого коммутатора 3 дпя коммутации отводов, а .сигнал с выхода переноса — на вход запрета-добавления первого дискретного фазовращателя 2.

При этом выходные импульсы ДПКД 10 поступают на вход переноса сумматора

11, добавляя в числоЯ; (t) результат суммирования в ДПКД 10 кода мпадших разрядов. Накопление кода фазы в сумматоре 11 осуществляется путем прибавления к входным числам на первых и вторых сигнальных входах кода с выхода первого блока 12 памяти, подаваемого на вторые входы сумматора

1!. При объеме сумматора 11 и блока 12 памяти, равном М,процесс суммирования в соответствии с (7) автоматически производится по модулю М, а переполнение (импульс переноса) обеспечивает добавление ипи запрет фазового сдвига на 2 в первом дискретном фазовращателе 2.

Для лучшей наглядности значения параллельных кодов чисел на фиг . ЗфЗц показаны условно в виде уровней, пропорциональных значениям кодов .этих чисел.

В момент поступления следующего (на фиг. 38 — третьего) тактового импульса вьппеописанные процессы повторяются, из делителя 8 кодов частоты вычисленное во втором элементе частное Ир / N> выдается во второй блок 9 памяти, с него — на ДПКД 10 и сумматор 11, далее в сумматоре 1$ и блоке 12 памяти осуществляется цифровое интегрирование — накопление кода фазы и управления сдвигом фазы в третьем дискретном частотном элементе, обеспечивая синтез поднесущей частоты 1; . После выдачи из датчика

7 кода частоты всех кодов Ь дискретных частотных элементов сложного сигнала с частотной манипуляцией начинается формирование следующего периода этого сигнала. При этом с приходом каждого очередного тактового импульса с тактового делителя б частоты датчик 7 кода частоты выдает очередное значение кода частоты, оно вносится в делитель 8 кодов частоты (с обнулением хранившегося в нем предыдущего значения чисел), вновь вычисляется частное, производится накопление кода фазы и задержка фронтов опорного сигнала с требуемой скоростью для синтеза нужной частоты

s апол кения.

В качестве импульсов синхронизации переписи числа в первом блоке

12 памяти используются импульсы с

9 11363 выхода первого коммутатора 3, т.е. выходной сложный ЧМ сигнал. Это обеспечивает линейную зависимость значения поднесущей частоты от значения кода модулирующего частоту числа Н, компенсируя обратную.зависимость, возникающую при делении кодов IIo / Н, в делителе 8 кодов частоты. Кроме того, изменение кода фазы происходит при этом всегда в мо- 1б мент окончания импульса, что обеспечивает переключение сигналов на отводах первого дискретного фазовра-.. щателя 2 без разрыва по фазе, т.е. беэ параэитных провалов и выбросов в ц выходном сигнале, благодаря тому, что уровни сигналов (логическая "1" и логический "О") на отводе, который отключается от выхода в момент коммутации, и на отводе, который в этот же момент подключается к выходу первого коммутатора 3, всегда совпадают.

На фиг, 4 приведены графики набега (прироста) фазы выходного сложного

ЧИ сигнала на отрезке длительностью в25 один дискретный частотный элемент ьо при формировании поднесущей частоты большей опорной (верхний график— ломаная линия), равной опорной (средний график — прямая под углом 45 ) и меньшей опорной (нижний график — ломаная линия). Штриховыми линиями на фиг . 4 показаны усредненные значения скорости набега фазы. По оси абсцисс на графике отложен отрезок реального текущего времени 4, длительностью ьо, а по оси абсцисс — условное

/ время 4, (выражение (3), пропорциональное задержке (фаэе) формируемого сигнала). График 4 позволяет более, наглядно представить процесс измене-, ния задержки (фазы) при формировании поднесущих частот.

В принципе значения чисел II И, а ф) 9 также объем делителя 8 кодов частоты могут быть выбраны любыми, однако для упрощения технической реализации формирователя сложного сигнала с частотной и частотно-фазовой манинуля-.

50 цией на цифровых сннхросхемах целесообразно принимать их кратными 2 в целочисленных степенях, Предлагаемый формирователь сложного сигнала с частотной и частотно-фазовой манипуля55

23 IO цией может быть выполнен на основе серийных цифровых микросхем.

Первый и второй дискретные фаэовращатели 2 и 4 могут быть выполнены в виде линий задержки с отводами.

Запрет — добавление импульсов и реализация старших разрядов первого дискретного фазовращателя 2 может быть осуществлена на основе счетчика с изменением коэффициента деления íà х 1 (выбор знака определяется знаком отклонения синтезируемой частоты от онорной).

Число разрядов в делителе 8 кодов частоты определяется требуемой точностью вычисления частного Й / М;, Для выполнения накопления кода фазы используется сумматор 11 с блоком

12 памяти, содержащий минимапьное число разрядов, необходимое для управления коммутатором 3 с М входами, т e nc = 0 2 И а суммирование ос тальник (младших) разрядов выполняет; ся в ДПКД IO скорость выполнения счета в котором равна скорости одноразрядного накопительного суммато-, ра и не зависит от числа разрядов.

Это позволяет в предлагаемы формирователе слсокного сигнала с частотной и частотно-фазовой манипуляцией при большем числе дискретных частотных элементов выходного сигнала более чем на порядок расширить полосу.

И1ифратор 13 фазы, обеспечивая наложение на формируемый сложный ЧИ . сигнал фазовой манипуляции, осуществляет подключение к выходу второго. коммутатора 5 отвода второго дискретного фазовращателя 4 с. такой фазой (;, которая необходима в данном дискретном частотном элементе при подаче на его входы кода предыдущего элемента (кода частоты).

Устранить этот сдвиг кода можно введением в состав шифратора 13 фазы регистра, включенного последовательно с датчиком 7 кода частоты, тактируемого по входу синхронизации от тактового делителя частоты 6.

Таким образом, в предлагаемом формирователе сложного сигнала значительно расширяется полоса частот при увеличении числа дискретных частотных элементов выходного сигнала.

f136323 бык ЧИ- сигнала

4Риг. 1 (aft Риг.2

1136323

1136323 (+o ) o o=+o o

Составитель Г. Захарченко

Редактор E.Ïàïï Техред А.Кикемезей Корректор О.Луговая

Заказ 10303/45 Тираж 658 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Фипиал ППП"Патент", г ° Ужгород, ул. Проектная, 4