Суммирующее устройство с контролем

 

СУММИРУЮЩЕЕ УСТРОЙСТВО С КОНТРОЛЕМ, содержащее сумматор, регистр , блок коррекции, блок памяти и первый элемент И, причем информационный вход устройства подключен к первому информационному входу сумматора , выход которого связан с входом регистра, выходы регистра соединены с соответствующими информационными входами блока коррекции, выход которого подключен к информационному входу блока памяти, выходы блока памяти связаны с первым входом первого элемента И, второй вход которого соединен с первым управляющим входом сумматора и входом разрешения суммирования устройства, отличающееся тем, что, с целью повьппения достоверности результатов вычислений , в него введены второй и третий элементы И и элементы И.ПИ, причем первый вход второго элемента- И связан с синхронизирующим входом устройства , второй вход второго элемента И соединен с выходом сумматора, первый вход третьего элемента И подключен к входу разрешения контроля устройства. второй вход третьего элемента И связан с выходом блока коррекции, выход третьего элемента И соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом первого элемента И, выход элемента ИЛИ связан с вторым управляющим входом сумматора , ВЫХ.ОД второго элемента И является выходом устройства, выход переноса соединен с вторым входом блока коррекции, выход переноса блока 1соррекции связан с вторым информационным входом сумматора, блок коррекции содержит элемент 3 И-ИЛИ, два триггера, элемент И и двоичный сумматор , причем первый и второй входы , liepBoro элемента И элемента 3 И-ИЛИ сое (Л динены с соответствующими выходами реС гистра, первый и второй входы второго элемента И элемента 3 И-ИЛИ связаны соответственно с вторым входом первого элемента И элемента ЗИ-ИЛИ и соответствующим выходом регистра, первый и второй входы третьего элемента И элемента ЗИ-ИЛИ подключены к выходу переноса сумматора устройства , выход элемента ЗИ-ИЛИ подключен к р -входу первого триггера, выход которого соединен с первым входом элемента И, второй вход которого является входом корректирующего кода, первый вход двоичного сумматора связан с соответствующим выходом регистра , а второй вход подключен к выходу элемента И, вход переноса двоичного сумматора соединен с выходом второго триггер;.. В -вход которого связан с первьп-: ЬЬЕХОДОМ двоичного сумматора, второй выход которого является выходом суммы блока коррекции, выход пер

<„>SU< 1140112

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (1) G 06 F 7/38 С 06 F 11/00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ Ю t

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHGMV СВИДЕТЕЛЬОТБУ (21) 3648842/24-24 (22) 04.10.83 (46) 15.02.8á. Бюл. ¹ 6 (72) Н.Я.Пожидаев, В.А.Фролов и В.О.Андреев (71) Научно-производственное объединение "Автограф" (53) 681.325(088.8) .(56) 1. Авторское свидетельство СССР

N - 454549, кл. С 06 F ?/38, 1973. .2. Авторское свидетельство СССР № 798822, кл. G 06 F 7/38, 1981 (прототип). (54)(57) СУММИРУЮЩЕЕ УСТРОЙСТВО С

КОНТРОЛЕМ, содержащее сумматор, регистр, блок коррекции, блок памяти и первый элемент И, причем информационный вход устройства подключен к первому информационному входу сумматора, выход которого связан с входом регистра, выходы регистра соединены с соответствующими информационными входами блока коррекции, выход которого подключен к информационному входу блока памяти, выходы блока памяти связаны с первым входом первого элемента И, второй вход которого соединен с первым управляющим входом сумматора и входом разрешения суммирования устройства, о т л и ч а ю— щ е е с я тем, что, с целью повьппения достоверности результатов вычислений, в него введены второй и третий элементы И и элементы ИЛИ, причем первый вход второго элемента И связан с синхронизирующим входом устройства, второй вход второго элемента И соединен с выходом сумматора, первый вход третьего элемента И подключен к входу разрешения контроля устройства, второй вход третьего элемента И связан с выходом блока коррекции, выход третьего элемента И соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом первого элемента И, выход элемента ИЛИ связан с вторым управляющим входом сум.матора, выход второго элемента И является выходом устройства, выход переноса соединен с вторым входом блока коррекции, выход переноса блока коррекции связан с вторым информационным входом сумматора, блок коррекции содержит элемент 3 И-ИЛИ, два триггера, элемент И и двоичный сумг

l матор, причем первый и второй входы, о первого элемента И элемента 3 И-ИЛИ соединены с соответствующими выходами регистра, первый и второй входы второго элемента И элемента 3 И-ИЛИ связаны соответственно с вторым входом первого элемента И элемента ЗИ-ИЛИ и соответствующим выходом регистра, первый и второй входы третьего элемента И элемента ЗИ-ИЛИ подключены 4 к выходу переноса сумматора устрой- 1 „) ства, выход элемента ЗИ-ИЛИ подключен к 1) -входу первого триггера, вы- вий ход которого соединен с первым входом элемента И, второй вход которого является входом корректирующего кода,. первый вход двоичного сумматора связан с соответствующим выходом регистра, а второй вход подключен к выхоцу 3, )Ь элемента И, вход переноса двоичного сумматора соединен с выходом второго тригге. 2 -вход которого связан

I с первьп; выходом двоичного сумматора, второй выход которого является выходом суммы блока коррекции, выход пер 1140112 вого триггера является выходом переноса блока коррекции, 8 и С -входы.

1.

Изобретение относится к вычислительной технике, в частности к электронным клавишным вычислительным машинам, и может быть испопьзовано в регистраторах и концентраторах информации, работающих с числами в двоично-десятичной системе счисления.

Известно арифметическое устройство, содержащее сумматор, регистр коррекции, схему коррекции, многораз- 10 радный регистр, триггер управления, схемы И и ИЛИ и управляющие цепи (1l

Недостатком укаэанного устройства является наличие достаточно большого количества функциональных узлов. 15

Наиболее близким к предлагаемому является арифметическое устройство, содержащее регистр результата из тетрад, сумматор, блок коррекции и элемент И, причем один вход устройст 20 ва через сумматор, первую тетраду регистра, блок коррекции и регистр результата связан с первым входом элемента И, подключенный к второму. входу сумматора, второй вход элемен- 25 та И связан с вторым входом устройства. При выполнении арифметических операций на входы сумматора последовательно поступают тетрады операндов начиная с младшей, с выхода суммато- 30 ра не корректированная сумма через регистр поступает на вход блока коррекции, где корректируется, а затем записывается в регистр результата, выполняющего роль запоминающего уст35 ройства. При отсутствии входной информации хранение записанной информации осуществляется за счет циркуляции информации с выхода регистра результата через элемент И на вход . сумматора (23.

Недостатком устройства является то, что информация, поступающая на вход, не подвергается контролю, что может привести к недостоверности получаемых результатов вычислений.

Цель изобретения — повьппение достоверности результатов вычислений. триггеров являются входами синхронизации блока коррекции.

2 путем введения операции контроля операндов.

Поставленная цель достигается тем, что в суммирующее устройство с контролем, содержащее сумматор, регистр, блок коррекции, блок памяти и первый элемент И, причем информационный вход устройства подключен к первому информационному входу сумматора, выход которого связан с входом регистра, выходы регистра соединены с соответствующими информационными входами блока коррекции, выход которого подключен к информационному входу блока памяти, выходы блока памяти связаны с первым входом первого элемента И, второй вход которого соединен с первым управляющим входом сумматора и входом разрешения суммирования устройства, введены второй и третий элементы И и элемент ИЛИ, причем первый вход второго элемента И связан синхронизирующим входом .устройства, второй вход второго элемента И соединен с выходом сумматора, первый вход третьего элемента И подключен к входу разрешения контроля устройства, второй вход третьего элемента И связан с выходом блока коррекции, выход третьего элемента И соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом первого элемента И, выход, элемента ИЛИ связан с вторым управляющим входом сумматора, выход второго элемента И является выходом устройства, выход переноса сумматора соединен с вторым входом блока коррекции, выход переноса блока коррекции связан с вторым информационным входом сумматора„ блок коррекции содержит элемент

ЗИ-ИЛИ, два триггера, элемент И и двоичный сумматор, причем первый и второй входы первого элемента И элемента ЗИ-ИЛИ соединены с соответствующими выходами регистра, первый и второй входы второго элемента И элемента ЗИ-ИЛИ связаны соответст1140112 венно с вторым входом первого элемента И элемента ЗИ-ИЛИ и соответствующим выходом регистра, первый и второй входы третьего элемента И элемента ЗИ-ИЛИ подключены к выходу

5 переноса сумматора устройства, выход элемента ЗИ-ИЛИ подключен к D -входу

1 первого триггера, выход которого соединен с первым входом элемента И, второй вход котЬрого является вхо- 10 дом корректирующего кода, первый вход двоичного сумматора связан с соответствующим выходом регистра, а второй вход подключен к выходу элемента И, вход переноса двоичного сумматора со-15 единен с выходом второго триггера, 9-вход которого связан с первым выходом двоичного сумматора, второй выход которого является выходом суммы блока коррекции, выход первого 20 триггера является выходом переноса блока коррекции, R и С -входы триггеров являются входами синхронизации блока коррекции.

На фиг.1 представлена структурная 25 схема суммирующего устройства; на фиг ° 2 — функциональная схема сумматора; на фиг.3 — функцио.,альная схема блока коррекции; на фиг,4 — временные диаграммы сигналов синхронизации.

Устройство содержит сумматор 1,регистр 2,блок 3 коррекции, блок 4 памяти. элементы И 5-7, элемент ИЛИ 8, входы

9-13 устройства и выход 14 устройст35 ва.

Первый вход сумматора 1 связан с первым входом 9 устройства, второй вход — через элемент ИЛИ 8 и элементы И 5 и 7 — с вторым 10 и четвертым 40

12 входами устройства. Выход сумматора 1 через регистр 2, блок 3 коррекции, блок 4 памяти связан с входом элемента И 5. Кроме этого, выход блока коррекции подключен к одному входу45 элемента И 7, что позволяет подавать на второй вход сумматора 1 откорректированную тетраду при разрешающем ° сигнале на входе 12 в режиме контроля операндов.

На вход 9 устройства поступает в последовательном виде информация для ее контроля или для суммирования.

На вход 10 подается разрешающий сигнал при суммировании операндов, который обеспечивает подключение к второму входу сумматора выхода блока памяти, в котором может храниться или операнд, или результат предыдущего суммирования.

На вход ii поступает стробирующий сигнал, соответствующий по времени моменту, следующему за обработкой старшего разряда операнда (D„+1).

На вход 13 поступает сигнал, разрешающий запись информации в ЗУ от блока коррекции.

На выходе 14 в режиме контроля операндов возникает сигнал в случае обнаружения ошибки.

Сумматор 1, регистр 2 и блок 3 .коррекции осуществляют суммирование поступающих операндов по закону двоичко-десятичной арифметики.

Сумматор 1 содержит двоичный сумматор 15, триггер 16 двоичного переноса, элемент ИЛИ 17 и элемент

И 18. Сигналы Т1, Т2, Т2 — импульсы синхронизации, сигнал ПД вЂ” сигнал межтетрадного (десятичного) переноса А1, Б1, Р1 — соответственно входы первого, второго операнда и переноса 5„ - сумма некорректирования, P — сигнал двоичного переноса.

В режиме контроля сигналом низкого уровня с входа 10 устройства в сумматоре 1 блокируется десятичный перенос ПД.

Блок коррекции состоит из элемента ЗИ-ИЛИ 19, D -триггера 20, элемента И 21, двоичного сумматора 22 и триггера 23.

На вход элемента 19 поступают сигналы с регистра 2 (Р 2 ° ..Р 4) и сигнал Р с.сумматора l

На выходе элемента 19 формируется признак десятичного переноса в случае, когда некорректированная сумма

5„) 9 или сигнал двоичного переноса

Р„ возник в результате сложения старших бит тетрады.

Признак десятичного переноса .запоминается на триггере 20, сигнал с которого разрешает прохождение корректирующего кода Т (0110) через элемент 21 на второй вход сумматора Б2, на первый вход сумматора А2 поступает последовательно бит за битом некорректированная тетрада. — сигнал P 1.

Двоичный сумматор складывает А2+

+Б2= &, с учетом возникающих межбитных переносов Р2.

Сигналом Т2 происходит установка в исходное состояние триггера 16

1140112

Суммирующее устройство имеет пять режимов работы, которые определяются состоянием сигналов на входах 9-13.

В таблице приведены пять режимов в . З5 зависимости от наличия сигналов на входах, где "-". — отсутствие сигнала, "+ — наличие.

Режим Состояние сигналов на входах (1 (I

9 10 11 12 13 4$

Гашение

Контроль +

so .-"апись числа

Хранение

+ 5. Сложение + + — + сумматора 1, сигналом Т2 — триггера

23 блока коррекции.

Временные диаграммы сигналов синхронизации приведены на фиг.4, где

Ь,1 Ь4 - моменты времени обработки 5

:1-4-й бит тетрады; Д ...,,Д„+1 моменты времени обработки десятичных разрядов числа, причем Д вЂ” момент обработки контрольного разряда операнда, Д,...,Д, " моменты обработки разрядов операнда, Д +1 — момент времени анализа результатов сложения тетрад контролируемого операнда.

Формат операнда, проходящего контроль, имеет вид п,. -1,...,2Кр, т.е. 5

1с имеет )в+1 разрядов, где, ь — максимальное количество десятичных разрядов обрабатываемых чисел; Кр — контрольный разряд числа, в котором записывается дополнение суммы цифр чис- 2О ла до числа кратного 10, т.е. Кр=

=1О- i (где,1- младший разряд суммы числа) . Если сумма цифр числа кратна 10, Кр=О..

Контрольный разряд Кр не используется в, операциях сложения-вычитания, т.е. содержимое Кр не искажает полученных результатов.

В исходном положении состояние элементов безразличное. ЗО

Устройство работает следующим образом.

При подаче питания и отсутствии сигналов на входах 9, 10 и 12 и наличии сигнала на входе 13 (режим, гашения) за счет внутренней синхронизации (не показана) нулевая информа1 ция, формируемая на выходе сумматора перемещается через регистр 2 и блок 3 коррекции в блок 4 памяти, очищая его от случайной информации, записанной в момент включения питания.

Для контроля числа (операнда) необходимо подать разрешающий сигнал на вход 12, а сам операнд — на вход

9 (режим контроля).

В этом режиме на первый вход сумматора с входа 9 устройства в момент Д поступает младшая тетрада о первого операнда, а на второй вход сумиатора поступают нули с блока 3 коррекции через открытый элемент И7 и элемент ИЛИ 8. Результат сложения первой тетрады с нулями с выхода сумматора 1 записывается в регистр 2.

В следующий момент времени Д„ на вход сумматора 1 поступает вторая тетрада первого операнда, а на второй вход сумматора одновременно по-, ступает с блока 3 коррекции результат сложения первой тетрады с нулями, т.е. первая тетрада. На сумматоре 1 выполняется сложение первой тетрады со второй и результат сложения записывается в регистр 2, В следующий момент времени Д на сумматоре аналогично произойдет сложение третьей тетрады с откорректированной суммой первой и второй тетрад и результат запишется в регистр 2. В этом режиме сигнал с входа 10 блокирует десятичный перенос на элементе И 18.

При поступлении на вход сумматора 1 с входа 9 устройства старшей тетрады первого операнда в момент Д„ произойдет ее сложение с суммой предыдущих тетрад и результат также запишется в регистр 2. В младшей тетраде контролируемого операнда, являющейся контрольным разрядом было записано дополнение суммы разрядов числа до десяти. Поэтому, если результат сложения старшей тетрады с суммой предыдущих тетрад будет кра.тен десяти, на выходе 14 устройства сигнал ошибки будет отсутствовать так как в этом случае в момент

1140112

Д +1 9 „ =О. Если результат сложения старшей тетрады с суммой предьдущих тетрад контролиуемого числа (операнда) не кратен десяти, то на выходе 14 в момент Д„+1 сформируется сигнал ошибки, указывающий на необходимость повторения ввода и контроля числа.

При достоверности первого операнда арифметическое устройство может перейти в режим записи.

В режиме записи проконтролированного числа (управляющие сигналы на входах 10 и 12 отсутствуют) число (безконтрольного разряда Д ) подается на вход сумматора 1 с входа 9 устройства и последовательно начиная с первого через регистр 2 и блок 3 коррекции записывается в блок 4 памяти. На другой вход сумматора в этом2О режиме информация не поступает.

После записи последней (старшей)) тетрады числа устройство может перейти в режим хранения или режим сложения операндов °

В режиме хранения (управляющий сигнал присутствует на входах 10 и 13) младшая тетрада записанного в блоке 4 памяти операнда в момент Д

1 поступает через открытый элемент И 5 и ИЛИ 8 на вход сумматора 1 и далее записывается в регистр 2. В следующий момент времени Д вторая тетра2 да аналогичным образом записывается в регистр 2, а первая тетрада, прой- з5 дя через блок 3 коррекции, вновь записывается в блок 4 памяти. В этом режиме происходит циркуляция информации с выхода блока 5 памяти на его вход через элементы И 5 и ИЛИ 8, сумматор .1, регистр 2 и блок 3 коррекции °

В режиме сложения двух операндов управляющие сигналы присутствуют на входах 9, 10 и 13. Операции сложения должны предшествовать операции контроля операндов, подлежащих сложению. Но сложение может осущест-. вляться в суммирующем устройстве и без контроля ° И в том, и в другом случае процесс сложения происходит следующим образом.

В момент времени Д,, когда через открытый элемент И 5, элемент ИЛИ 8 на вход сумматора поступает первая тетрада первого операнда, записанного ранее, в блоке 4 памяти на первый вход сумматора 1 входа 9 устройства поступает младший разряд (первая тетрада) второго операнда. На сумматоре выполняется побитно сложение. K началу второй тетрады в ре гистре 2 записана некорректированная сумма младших разрядов. На сумматоре 1 в момент 2 начинается сложение вторых разрядов, а сумма младших разрядов, проходя через блок 3 коррекции, на котором при необходимости корректируется, записывается в блок 4 памяти и т.д. После суммирования.старших разрядов операндов устройство переходит в режим хранения.

Таким образом, повышается достоверность получаемого результата и расширяются функциональные возможности устройства.

1140112

I 140112

1140))2

Составитель И.Сафронова

Редактор Л.Пчелинская Техред О.Неце

Корректор А.Обручар

Подписное

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Заказ 264/37 Тираж 710

ВНИИПИ Государственного комитета СССР по делам изобретений и,открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5