Устройство для вычисления полинома @ -ой степени

 

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ПОЛИНОМА п-Й СТЕПЕНИ, содержащее первый блок памяти, счетчик адреса, первый и второй коммутаторы, первый и второй регистры, первый сумматор, элемент задержки, генератор импульсов и элемент И, причем первый вькод первого коммутатора соединен с пер- , вым входом первого сумматора, первые управляющие входы первого и второго коммутаторов объединены и соединены с выходом элемента задержки, вьтод первого регистра соединен с первым информационным входом первого коммутатора, отличающееся тем, что, с целью сокращения аппаратурньк затрат, оно содержит дешифратор , схему сравнения, второй блок памяти, второй сумматор и два умножителя , причем вход пуска генератора импульсов является управляющим входом устройства, выход генератора импульсов соединен с первым входом элемента И, второй вход которого соединен с выходом схемы сравнения и входом элемента задержки, выход элемента И соединен со счетным входом счетчика адреса, разрядные выходы которого соединены соответственно с первой группой управляющих входов схемы сравнения и входами де1пифратора , первый выход которого соединен с вторым управляющим входом второго коммутатора и управляющими входами первого и второго блоков памяти , выход второго блока памяти соединен с первым и вторым информационными входами соответственно второго и первого коммутаторов, выход первого блока памяти соединен с третьим информационный входом первого коммутатора, первый и второй выходы которого соединены соответственно с первым и вторым информационными входами первого умножителя, выход которого соединен с вторым вхоСЛ дом первого сумматора и первым информационным входом первого регистра, второй информационный вход которого соединен с выходом первого сумматора и информационным входом первого блока памяти, первый и второй вьпсоды второго коммутатора соединены соответственно с первым и вторым информационными входами второго умножителя, выход которого соединен с первым входом второго сумматора, второй вход ел которого соединен с третьим выходом второго коммутатора, четвертый выход которого соединен с третьим вхо-дом первого сумматора, второй информационный вход второго комм татора соединен с выходом первого регистра,, вход записи которого соединен с выходом элемента - адержки, выход второго суммато| а соединен с информационным входом второго блока памяти, второй выход дешифратора соединен с вторым управляющим входом первого

„„Я0„„1140115

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

4(sl) С 06 F 7/544

ГОсудАРстВенный номитет сссР по делАм изоБРетений и отнРытий

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 3642754/24-24 (22) 16.09 ° 83 (46) 15;02.85. Бюл. N - 6 (72) Г.Б.Виленский (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР и 769536, кл. G 06 F 7/38, 1980.

2. Авторское свидетельство СССР

Ф 885997, кл. Г 06 F 7/544, 1980 (прототип). (54) (57) УСТРОЙСТВО ДЛЯ ВЪИИСЛЕНИЯ

ПОЛИНОМА ь -Й СТЕПЕНИ, содержащее первый блок памяти, счетчик адреса, первый и второй коммутаторы, первый и второй регистры, первый сумматор, элемент задержки, генератор импуль— сов и элемент И, причем первый выход первого коммутатора соединен с первым входом первого сумматора, первые управляющие входы первого и второго коммутаторов объединены и соединены с выходом элемента задержки, выход первого регистра соединен с первым информационным входом первого коммутатора, о т л и ч а ю щ е е с я тем, что, с целью сокращения аппаратурных затрат, оно содержит дешифратор, схему сравнения, второй блок памяти, второй сумматор и два умножителя, причем вход пуска генератора импульсов является управляющим входом устройства, выход генератора импульсов соединен с первым входом элемента И, второй вход которого соединен с выходом схемы сравнения и входом элемента задержки, выход элемента И соединен со счетным входом счетчика адреса, разрядные выходы которого соединены соответственно с первой группой управляющих входов схемы сравнения и входами лешифратора, первый выход которого соединен с вторым управляющим входом второго коммутатора и управляющими входами первого и второго блоков памяти, выход второго блока памяти соединен с первым и вторым информационными входами соответственно второго и первого коммутаторов, выход первого блока памяти соединен с третьим информационныи входом первого коммутатора, первый и второй выходы которого соединены соответственно с первым и вторым информационными входами первого умножителя, вы- Я ход которого соединен с вторым входом первого сумматора и первым информационным входом первого регистра, второй информационный вход которого соединен с выходом первого сумматора и информационным входом первого блока памяти, первый и второй выходы второго коммутатора соединены соответственно с первым и вторым информационными входами второго умножителя, . выход которого соединен с первым входом второго сумматора, второй вход которого соедичен с треть|.м выходом СЛ второго коммутатора, четвертый выход которого соединен с третьим вхо- дом первого сумматора, второй информационный вход второго комм)татора соединен с выходом первого регистра, Д Ь вход записи которого соединен с выходом элемента -адержки, выход второго сумматора соединен с информационным входом второго блока памяти, второй выход дешифратора соединен с вторым, управляющим входом первого

1140115 коммутатора, вторая группа управляющих входов схемы сравнения соединена соответственно с разрядными выхода1

Изобретение относится к вычислительной технике и может быть использовано в измерительно-вычислительных системах, а также в АСУ, работающих в реальном масштабе времени.

Известно арифметическое устройство, позволяющее вычислить значения полиномов П --й степени, содержащее регистры, одноразрядные сумматоры, элементы задержки и элементы

И 13.

Однако данное устройство не позволяет вычислять полиномы с коэффициентами различных знаков и имеет низкое быстродействие, обусловленное последовательным выполнением шагов итераций,, Наиболее близким к предлагаемому по технической сущности является устройство для вычисления полинома, содержащее блок памяти, два коммутатора, входной коммутатор, два выходных коммутатора, три регистра, сумматор, регистр результата, блок . управления, первый и второй преобра25 зователи кода частичных произведений в двураэрядный код, первую и вторую группы элементов И, первую,. вторую и третью группы входных и первую и вторую группы выходных регист- ЗО ров. Выход блока памяти соединен с первым входом входного коммутатора, первый выход которого соединен с управляющим входом первого регистра, второй выход входного коммутатора со-35 единен с информационными входами второго и третьего регистров, выходы первого и второго регистров соединены соответственно с первым и вторым входами..первого коммутатора, 40 выход третьего регистра соединен с первым входом второго коммутатора, первый выход второго выходного ком мутатора соединен с входом сумматора, выход которого соединен с инфор" 45 мационным входом регистра результата ми второго регистра, информационные входы которого являются входами установки показателя степени устройства.

Недостатком известного устройства являются большие аппаратурные затраты.

Цель изобретения — сокращение аппаратурных затрат.

Поставленная цель достигается тем, что устройство для вычисления полинома и --й степени, содержащее первый блок памяти, счетчик адреса, первый и второй кбммутаторы, первый и второй регистры, первый сумматор, элемент задержки, генератор импульсов и элемент И, причем первый выход первого коммутатора соединен с первым входом первого сумматора, первые управляющие входы первого и второго коммутаторов объединены и соединены с выходом элемента задержки, выход первого регистра соединен с первым информационным входом первого коммутатора, дополнительно содержит дешифратор, схему сравнения, второй блок памяти, второй сумматор и два умножителя, причем вход пуска генератора импульсов является управляющим входом устройства, выход генератора импульсов соединен с первым входом элемента И, второй вход которого соединен с выходом схемы сравнения и входом элемента задержки, выход элемента И соединен со счетным входом счетчика адреса разрядные выходы которого соединены соответственно с первой группой управляющих входов схемы сравнения и входами дешифратора, первый выход которого соединен с вторым управляю- щим входом второго коммутатора и управляющими, входами первого и второго блоков памяти, выход второго блока памяти соединен с первым и вторым информационными входами соответственно второго и первого коммутаторов, выход первого блока памяти соединен с третьим информационным входом первого коммутатора, первый

1140 и второй выходы которого соединены соответственно с первым и вторым информационными входами первого умножителя, выход которого соединен с вторым входом первого сумматора и первым информационным входом первого регистра, второй информационный вход которого соединен с выходом первого сумматора и информационным входом первого блока памяти, первый и вто- !О рой выходы второго коммутатора соединены соответственно с первым и вторым информационными входами второго умножителя, выход которого соединен с первым входом второго сумматора, !5 второй вход которого соединен с третьим выходом второго коммутатора, четвертый выход которого соединен с третьим входом первого сумматора, второй информационный вход второго 20 коммутатора соединен с выходом первого регистра, вход записи которого соединен с выходом элемента задержки, выход второго сумматора соединен с информационным входом второго блока памяти, второй выход дешифратора соединен с вторым управляющим входом первого коммутатора, вторая группа управляющих входов схемы сравнения соединена соответственно с раэ-30 рядными выходами второго регистра, информационные входы которого являются входами установки показателя степени устройства.

На чертеже изображена блок-схема устройства для вычисления полинома и-й степени.

Устройство содержит генератор 1 импульсов, элемент И 2, счетчик 3, регистр 4, дешифратор 5, схему 6 40 .сравнения, первый блок 7 памяти, первый коммутатор 8, первый умножитель 9, первый сумматор 10, регистр !1, второй блок 12 памяти, второй коммутатор 13, второй умно- 45 житель 14, второй сумматор 15, элемент .16 задержки, вход 17 показателя степени устройства и управляющий вход 18 устройства.

Устройство вычисляет полином

50 .=:Ес, . (1)

1 где 1 — номер члена полинома, по- 55 казатель степени аргумента с дейl ствительными аргументом и коэффици ентами а; по схеме Горнера

115 4

y=((..(а <+ „)х+а )х+..-+a:)x+ . !

Устройство реализует алгоритм вычисления полин ома и о формул е

y=»((.. (а„х +а )х2+а„)х + + )+

«4..„" } "..,)»"--" ), ч полученной преобразованием исходной формулы (2).

На вход 17 устройства заносится степень вычисляемого полинома, а на вход 18 поступает сигнал запуска устройства.

Устройство работает следующим образом.

В исходном состоянии в блоке 7 памяти размещены значения коэффициентова„,а„ ..., a, причем коэффициенты с.индексами i =n, и --4, ..., 1 1 7, 3 размещены по четным адресам памяти, а коэффициенты с индексами

i = n-2, и -6,..., 9, 5, 1 размещены по нечетным адресам. По нулевому адресу блока 7 памяти размещен аргумент х, В блоке 12 памяти размещены значения коэффициентов а„, а з, °,4,2 -»

О, причем по нулевому адресу находится ноль, коэффициенты с индексами

i = n-1, п-5,..., 10,6,2 размещены по четным адресам памяти, коэффициенты с индексами i = и — 3, п-7,...,8,4,0 размещены по нечетным адресам. В регистре 4 находится константа, зависящая от степени вычисляемого полинома, равная и-!/2 . Все разряды счетчика 3 находятся в единичном состоянии.

По сигналу "Пуск импульсы, вырабатываемые генератором 1, поступают на элемент И 2. Первый импульс с генератора поступает на вход счетчика

3 и устанавливает его в нулевое состояние. При этом по сигналу с дешифратора 5 из блока 7 памяти через коммутатор 8 на оба входа умножителя 9 поступают значения аргумента x. Результат х поступает в !.егистр 4.

Далее генератор 1 импульсов вырабатывает очередной импульс, содержимое счетчика 3 увеличивается на еди.ницу и из блока 7 памяти пс сигналу с дешифратора 5 считывается коэффициент ctä, который поступает на вход умножител.": 9, на второй вход, которого через коммутатор 8 поступает множитель х из регистра 4. Одновремен-. но по сигналу с дешифратора 5 из блока 12 памяти считывается коэффици1140115 ент Qa.v, который поступает через коммутатор 13 на вход умножителя 14, на второй вход которого поступает множитель х с регистра 4. Результаты умножения из умножителя 9 поступают на сумматор 10, а из умножителя 14 — на сумматор 15. На второй вход сумматора 10 поступает коэффициент и „ из блока 7 памяти через коммутатор 8, на второй вход суммато10 ра 15 — коэффициент и„ через коммутатор 13. Результаты из сумматоров !

О и 15 переписываются соответственно в блок 7 памяти по адресу размещения коэффициента ot„ v в блок 12

15 памяти по адресу размещения коэффи циента а„» . Далее генератор 1 вырабатывает очередной импульс и итерационный процесс вычисления значения полинома по формуле (3) повторяется и-1 раэ. Когда содержимое счетчика 3 и-1 станет. равным, сигнал со схемы

6 сравнения через элемент задержки, который осуществляет задержку сигнала на время выполнения одной итерации, сбросит счетчик 3 в нулевое состояние и результат с выхода сумматора 15 запишется по первому адре- gp су блока 12 памяти, а результат с выхода сумматора 10 запишется в регистр 11. Сигнал с выхода схемы 6 сравнения запрещает прохождение импульсов с выхода генератора 1 на вход счетчика 3. В очередном цикле по сигналу с дешифратора 5 из блока 7 памяти прочитывается значение аргумента х, которое через коммутатор 8 поступает на вход умножителя

9, на второй вход которого поступает множитель с регистра 4. Результат умножения поступает на сумматор

10, на второй вход которого иэ блока

12 памяти через коммутатор 8 поступает результат, записанный по первому адресу. Значение полинома записывается в блок 7 памяти по первому адресу.

Через коммутаторы 8 и 13 в различные итерационные циклы может передаваться информация с выходов регистра

4, блоков 7 и 12 памяти на входы умножителей 9 и 14 и сумматоров 10 и 15. Управляющими сигналами для коммутаторов 8 и 13 являются сигналы с выходов дешифратора 5 и элемента 16 задержки, последний кроме того, разрешает заносить информацию с выхода сумматора 10 на регистр 4.

Таким образом, в предлагаемом устройстве значительно сокращен объем оборудования. Кроме того, устройство позволяет отыскивать значения полиномов с действительными коэффициентами. В результате применения для вычисления полинома измененной схемы и соответствующего расположения коэффициентов и промежуточных результатов в блоках памяти время отыскания значения полинома уменьшается, т.е. повышается быстродействие.

1140115

Заказ 264/37 Тираж 710

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Составитель А.Казанский

Редактор Л.Пчелинская Техред С.Мигунова KoppeKTop М.Демчик