Устройство для сопряжения вычислительной машины с каналами связи

 

1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ С КАНАЛА Ш СВЯЗИ, содержащее два элемента ИЛИ, триггер, распределитель управляющих сигналов и многоканальный блок обратимого преобразования параллельного кода в последовательный,группы входов и выходов последовательного кода которого являются соответственно группами информационных входов и выходов последовательного кода устройства , вход и выход параллельного кода - соответственно информационным ВХОДОМ и выходом параллельного кода устройства,а группа входов выборки канала соединена с группой выходов распределителя управляющих сигналов, информационный вход и выход триггера подключены соответственно к выходу первого элемента ИЛИ и выходу яапроса прерывания устройства, отличающееся тем, что, с целью расширения области применения устройства , в него введены память масок прерывания, группа элементов ЗАПРЕТ, генератор импульсов., элемент И и элемент задержки, причем первый вход элемента И соединен с выxoдo элемента задержки, а выход - с первым входом второго элемента ИЛИ, выход генератора импульсов подключен к синхронизирующему входу триггера и тактовому входу распределителя управляющих сигналов, вход останова которого соединен с выходом первого элемента ИЛИ, а вход записи уставкис входом записи маски прерывания (Л устройства и вторым входом элемента И, выход второго элемента ИЛИ подключен к входу разрешения записи памяти масок прерывания, адресный вход которой соединен с выходом адреса состояния распределителя управляющих сигналов и выходом номера канала устройства, а группа информационных входов - с выходами элементов „ЗАПРЕТ группы, информационные входы которых подключены к информационному входу параллельного кода устрой э ел ства, а управляющие входы - к входу сброса устройства, второму входу второго элемента ИЛИ и входу сброса многоканального блока обратимого преобразования параллельного кода в последовательный, синхронизирующий выход ввода последовательного кода которого соединен с выходом разрещения ввода памяти масок прерывания, выходом адреса вектора прерывания устройства и первым входом первого

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) . (11) 4(51) G 06 Е 13/14

ОПИСАНИЕ ИЗОБРЕТЕНИЯ "

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTH4 (Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 3577979/24-24 (22) 13.04.83 (46) 15.02.85. Бюл. Ф 6 (72) В.Е. Калечиц и А.Ю. Черняк (71) Воронежский ордена Ленина государственный университет им. Ленинского комсомола (53) 681.325(088 ° 8) (56) 1. Авторское свидетельство СССР

907538, кл. G 06 F 3/04, 1980.

2. Устройство последовательного обмена 15ВВВ-60/9600-003. Техническое описание и инструкция по эксплуатации 3.858.047ТО. Схема электрическая принципиальная ШЦМ3.858.04733.

3 ° Авторское свидетельство СССР

1(- 703799, кл. С 06 F 3/04, 1977 (прототип). (54)(57) 1. УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ С KAHAJIAl(H

СВЯЗИ, содержащее два элемента ИЛИ, триггер, распределитель управляющих сигналов и многоканальный блок обраTHMo1 о преобразования параллельного кода. в последовательный, группы входов и выходов последовательного кода которого являются соответственно группами информационных входов и выходов последовательного кода устройства, вход и выход параллельного кода — соответственно информационным входом и выходом параллельного кода устройства, а группа входов выборки канала соединена с группой выходов распределителя управляющих сигналов, информационный вход и выход триггера подключены соответственно к выходу первого элемента ИЛИ и выходу запроса прерывания устройства, о т л и— ч а ю ш е е с я тем, что, с целью расширения области применения устройства в него введены память масок прерывания, группа элементов ЗАПРЕТ, генератор импульсов,, элемент И и элемент задержки, причем первый вход элемента И соединен с выходом элемента задержки, а выход — с первым входом второго элемента ИПИ, вы- ход генератора импульсов подключен к синхронизирующему входу триггера и тактовому входу распределителя управляющих сигналов, вход останова которого соединен с выходом первого элемента ИЛИ, а вход записи уставки— с входом записи маски прерывания устройства и вторым входом элемента

И, выход второго элемента ИЛИ подключен к входу разрешения записи памяти масок прерывания, адресный вход которой соединен с выходом адреса состояния распределителя управляющих сигналов и выходом номера канала устройства, а группа информационных входов — с выходами элементов

„ЗАПРЕТ группы, информационные входы которых подключены к информационному входу параллельного кода устройства, а управляющие входы — к входу сброса устройства, второму входу второго элемента ИЛИ и входу сброса многоканального блока обратимого преобразования параллельного кода в последовательный, синхронизирующий выход ввода последовательного кода которого соединен с выходом разрешения ввода памяти масок прерывания, выходом адреса вектора прерывания устройства и первым входом первого элемента ИЛИ, а синхронизирующий выход вывода последовательного кодас выходом разрешения вывода памяти масок прерывания и вторым входом первого элемента ИЛИ, информационный вход распределителя управляющих сигналов соединен с информационным входом параллельного кода устройства, а первый и второй входы выбора режима соответственно — с входами сигналов режима записи и чтения устройства.

2. Устройство по и. 1, о т л и— ч а ю щ е е с я тем, что многоканальный блок. обратимого преобразования параллельного кода в последовательный содержит в каждом канале входной и выходной буферные регистры, два сдвиговых регистра, делитель частоты, три счетчика импульсов. генератор импульсов, восемь триггеров, два элемента -HE два элемента И, два элемента ИЛИ и два магистральных усилителя, причем информационные входы входных буферных регистров каналов соединены с входом параллельного кода блока, выходы выходных буферных регистров каналов соединены с выходом параллельного кода блока, в каждом канале информационный вход и выход первого сдвигового регистра подключены соответственно к выходу входного буферного регистра и информационному входу первого триггера, вход синхронизации — к выходу делителя частоты и входам синхронизации первого триггера и первого счетчика импульсов, а вход продвижения — к выходу первого элемента И и входу сброса первого триггера, вход уставки которого соединен с .входом сброса блока, первым входом установки второго триггера, входами сброса третьего и четвертого триггеров и первыми входами первого и второго элементов ИЛИ, выходы которых подключены соответственно ко входу сброса пятого триггера и входу ус- . тановки шестого триггера, инверсный выход которого соединен с входом сброса седьмого триггера, и синхронизирующим входом восьмого триггера, информационный вход и выход которого подключены соответственно к выходу седьмого триггера и информационному входу пятого триггера, синхронизирующнй вход которого подключен к синхронизирующему входу выходного буферного регистра, входу сброса второго счетчика импульсов, первому входу второго элемента И z» прямому выходу шестого триггера, вхоц сброса которого соединен с синхронизпрующнми входами вторых счетчика импульсов и сдвигового регистра и выходом третьего счетчика импульсов, вхоп сброса которого подключен к второму входу второго элемента ИЛИ и выходу второго элемента И, а синхронизирующий вход — к выходу генератора импульсов, синхронизирующим входам делителя частоты и четвертого триггера и первому входу первого элемента

И-НЕ, вторым входом соединенного с выходом втсрого элемента И-НЕ, а выходом — с синхронизирующим входом третьего триггера, информационный вход которого соединен с выходом первого счетчика импульсов, прямой выход — с вторым входом установки второго триггера, а инверсный выход — с первыми входами первого элемента И и второго элемента И-НЕ и входами сброса делителя частоты и первого счетчика импульсов, вход сброса второго триггера подключен к синхронизирующему входу входного буферного регистра, инверсный выход — к информационному входу четвертого триггера, а прямой выход — к информационному входу первого магистрального усилителя, выход которого соединен с синхронизирующим выходом вывода последовательного кода блока, а управляющий вход — с входом управления третьим состоянием выходного буферного регистра и управляющим входом второго магистрального усилителя, выход которого подключен к синхронизирующему выходу ввода последовательного кода блока, а информационный вход — к выходу пятогй триггера, выход второго сдвигового регистра соединен с информационным входом выходного буферного регистра, а информационный вход — с входом установки седьмого триггера и вторым входом второго элемента И, выход второго счетчика импульсов соединен с треть5 им входом второго элемента ИЛИ, причем выходы первых триггеров каналов образуют группу выходов последовательного кода блока, информационные входы вторых сдвиговых регистров каналов образуют группу входов последовательного кода блока, входа сброса вторых триггеров каналов, входы управления третьим состоянием выход1140125 ных буферных регистров и вто ис ров и вторые вхо- разуют группу входов выборки канала ды первых элементов ИЛИ каналов обИзобретение относится к вычислительной технике и предназначено для организации обмена ЭВМ с большим числом последовательных каналов связи, в частности для подключения группы символьных дисплеев.

Известны устройства.для сопряжения цифровой. вычислительной машины с дискретными каналами связи, содержащие линейный блок, буферный регистр, регистр информации, регистр маркеров, регистр коммутации, коммутатор, блок памяти, блок синхронизации, блок управления коммутацией и блок очередности выдачи знаков.

Основой .устройства является блок памяти, представляющий собой ассоциативное запоминающее устройство, с помощью которого осуществляется обмен байтами с ЗВИ, двойная буферизация приема и передачи и выдача очередных бит в линейный блок / i) ., Недостатками данного устройства .являются сложность и большой объем оборудования.

Наиболее близким к предлагаемому является устройство для сопряжения вычислительной машины с каналами связи, содержащее многоканальный, блок обратимого преобразования параллельного кода в последовательный, группы входов и выходов последовательного кода которого являются соответственно группами информационных последовательных входов и выходов устройства, вход и выход параллель- . ного кода являются соответственно информационными параллельными входом и выходом устройства, адресный вход непосредственно, а управляющий вход через распределитель импульсов подключены соответственно к первому и второму выходам блока управления, группа входов которого соединена с выходами элементов И группы, первыми входами соединенных с группой входов готовности абонентов устройства и группой входов регистра конца обмена, а вторыми входами — с группой выходов регистра адреса, входом подключенного к адресному входу устройства, группа выходов регистра конца обмена через первый элемент ИЛИ сое5 динена со входом сброса счетчика и первым, входом второго элемента ИЛИ, выход и второй вход которого соединены соответственно с установочным вхоt0 дом триггера и выходом счетчика, разрешающий вход которого соединен с входом сброса триггера, выход которого является выходом запроса обращения устройства, и входом сброса

15 устройства а счетный вход - c вхо».

У дом тактовых импульсов устройства, причем многоканальный блок обратимого преобразования параллельного кода в последовательный содержит

20 коммутатор блок контроля,.обрати9 мый преобразователь параллелЬного кода в последовательный и буферную память (3) .

Недостаток устройства состоит в

25 ограниченной области применения устройства, поскольку оно, во-первых, требует дополнительных управляющих сигналов от абонентов, работающих по каналам связи, а во-вторых, не способно обеспечить маскирование ка30 ,налов раздельно.по вводу и выводу.

Цель изобретения — расширение области применения устройства.

Поставленная цель достигается тем, что в устройство, содержащее два элемента ИЛИ, триггер, распределитель управляющих сигналов и многоканальный блок обратимого преобразования параллельного кода в последовательный, группы входов и выходов последовательного кода которого являются соответственно группами информационных входов и выходов последовательного кода устройства вход и выход параллельного кода — соответственно информационными входом и выходом параллельного кода устройства, а группа входов выборки канала сое125

Э 1140 динена с группой выходов распределителя управляющих сигналов, информационный вход и выход триггера подключены соответственно к выходу первого элемента ИЛИ и выходу зацроса прерывания устройства, введены память масок прерывания. группа элементов ЗАПРЕТ, генератор импульсов,. элемент И и элемент задержки, причем первый вход элемента И соединен с вы- 10 ходом элемента задержки, а выход — с первым входом второго элемента ИЛИ, выход генератора импульсов подключен к синхронизирующему входу триггера и тактовому входу распределителя управляющих сигналов, вход останова которого соединен с выходом первого элемента ИЛИ, а вход записи уставки— с входом записи маски прерывания устройства и вторым входом элемента gp

И, выход второго элемента ИЛИ подключен к входу разрешения записи памяти масок прерывания, адресный вход которой соединен с выходом адреса состояния распределителя управляю- 25 ,щих сигналов и выходом номера канала устройства, а группа информационных входов с выходами элементов

ЗАПРЕТ группы, информационные вхбды которых подключены к информационному входу параллельного кода устройства, а управляющие входы — к входу сброса устройства, второму входу второго элемента ИЛИ и- входу сброса многоканального блока обратимого преобразования параллельного кода в

35 последовательный, синхронизирующий выход ввода последовательного кода которого соединен с выходом разрешения ввода памяти масок прерывания, 40 выходом адреса вектора прерывания устройства и первым входом-первого элемента ИЛИ, а синхронизирующий выход вывода последовательного кода— с выходом разрешения вывода памяти

45 масок прерывания и вторым входом первого элемента ИЛИ, информационный вход распределителя управляющих сигналов соединен с информационным входом параллельного кода устройства, а первый и второй входы выбора режи- ,50 ма соответственно - c. входами сигна.лов режима записи и чтения устройства.

Иногоканальный блок обратимого 55 преобразования параллельного кода в последовательный содержит в каждом канале входной и выходной буферные регистры, два сдвиговых регистра, делитель частоты три счетчика импульУ сов, генератор импульсов, восемь триггеров, два элемента И-НЕ, два элемента И, два элемента ИЛИ и два магистральных усилителя, причем информационные входы входных буферных регистров каналов соединены с входом параллельного кода блока, выходы выходных буферных регистров каналов соединены с выходом параллельного кода блока, в каждом канале информационный вход и выход первого сдвигового регистра подключены соответственно к выходу входного регистра и информационному входу первого триггера, вход синхронизации— к выходу делителя частоты и входам синхронизации первого триггера и первого счетчика импульсов, а вход продвижения — к выходу первого элемента И и входу сброса первого триггера, вход установки которого соединен с входом сброса блока, первым входом установки второго триггера, входами сброса третьего и четвертого триггеров.и первыми входами первого и второго элементов HJIH выходы которых подключены соответственно к входу сброса пятого триггера и входу установки шестого триггера, инверсный выход которого соединен с входом сброса седьмого триггера и синхронизирующим входом восьмого триггера, информационный вход и выход которого подключены соответственно к выходу седьмого триггера и информационному входу пятого триг.— гера, синхронизирующий вход которого ! подключен к синхронизирующему входу выходного буферного регистра, входу сброса второго счетчика импульсов, первому входу второго элемента И и прямому выходу шестого триггера, вход сброса которого соединен с синхронизирующими входами вторых счетчика импульсов и сдвигового регистра и выходом третьего счетчика импульсов, вход сброса которого подключен к второму входу второго элемента ИЛИ и выходу второго элемента И, а синхронизирующий вход — к выходу генератора импульсов синхронизирующим входам делителя частоты и четвертого триггера и первому входу первого элемента И-НЕ, вторым входом соединенного с выходом второго элемента

И-НЕ, а выходом — с синхронизирующим

11401

Ня фиг. 1 представлена блок-схема устройства; на фиг. 2 — функциональная схема одного канала (приемопередатчика) многоканального бло- ка обратимого преобразования параллельного кода в последовательный.

Устройство содержит (фиг. 1) приемопередатчики 1, образующие иногоканальный блок обратимого преобразо- 5 вания параллельного кода в последовательный, распределитель управляющих сигналов, состоящий из дешифравходом третьего триггера, информационный вход которого соединен с выходом первого счетчика импульсов, прямой вы-ход — с вторым входом установки второго триггера, а инверсный выход — с первыми входами первого элемента И и второго элемента И-HE и входами сброса делителя частоты и первого счетчика импульсов, вход сброса второго триггера подключен к синхрони- 10 зирующему входу входного буферного регистра, инверсный выход — к информационному входу четвертого тригге, ра, а прямой выход — к информационному входу первого магистрального 15 усилителя, выход которого соединен с синхронизкрующим выходом вывода последовятельного ходя блока, а управляющий вход — с входом управления третьим состоянием выходного буфер- И ного регистра и управляющим входом второго магистрального усилителя, выход которого подключен к синхронизирующему выходу ввода последовательного. кода блока, а информационный 25 вход — к выходу пятого триггера, выход второго сдвигового регистра соединен с информационным входом выходного буферного регистра, а информационный вход — с входом установки седьмого триггера и вторым входом второго элемента И, выход второго счетчика импульсов соединен с третьим входом второго элемента ИЛИ, причем выходы первых триггеров каналов образуют группу выходов последовя-. тельного кода блока, информационные входы вторых сдвиговых регистров каналов образуют группу входов последовательного кода блока, входы 4О сброся вторых триггеров каналов, входы управления третьим состоянием выходных буферных регистров и вторые входы первых элементов ИЛИ каналов образуют группу входов выборки канала блока.

25 Ь тора 2 выборки, дешифратора 3 сигнала записи, дешифратора 4 сигналя чтения и счетчика 5, генератор 6 импульсов, элемент ИПИ 7, элемент И 8, элемент задержки 9, память 10 масок прерывания, триггер 11, элементы

ЗАПРЕТ 12 и 13 группы, элемент

ИЛИ 14, шину 15 сброса, шины 16 и 17 информационных входа и выхода параллельного кода устройства, шины 18 и 19 групп информационных выходов и выходов последовятельного кода устройства, шины 20 и 21 входа сигналов режима записи и чтения, шины 22 выхода номера канала устройства, шину 23 входа записи маски прерывания устройства, шину 24 запроса прерывания и шину 25 адреса вектора прерывания устройства. Шинами 16, 17, 2025 устройство подключается к ЭВМ, а каждая пара шин 18 и 19 с одним и тем же индексом — к соответствующему канялу связи.

На фиг. 1 обозначены также шины приемопередатчиков 1: шина 26 входов параллельного кода, шина 27 записи параллельного кода, шина 28 входов выборки приемопередатчика 1, шина 29 сброса приемопередатчика 1, шина 30 чтения параллельного кода, шины 31 входа и выхода последова-, тельного кода, шина 33 синхронизи-. рующего выхода вывода последовательного кода (готовность передатчика) приемопередатчика 1, шина 34 выхода параллельного кода и шина 35 синхронизирующего выхода ввода последовательного кода (готовность приемника) приемопередатчика 1.

Приемопередатчики 1 осуществляют преобразование машинного слова параллельного кода в последовательной код, например, имеющий структуру стартовый бит + 8 информационных. бит + 2 стоповых бита.

В качестве приемопередатчиков 1 могут быть использованы приемник и передатчик, описанные в (2) .

Приемопередатчик 1 может, например, содержать (фиг. 2) первый буферный регистр 36, первый сдвиговый регистр 37, первый триггер 38, делитель 39 частоты, первый счетчик 40 импульсов, второй триггер 41, первый магистральный усилитель 42, генератор 43 импульсов, третий 44 и четвертый 45 триггеры, первые элементы

И 46 и элемент, И-HF, 47, второй элеющим образом.

7 11401 мент И-НЕ 48, третий счетчик 49 импульсов, второй сдвиговый регистр

50, второй буферный регистр 51, второй магистральный усилитель 52, второй элемент И 53, второй счетчик 54 импульсов, первый элемент ИЛИ 55, пятый триггер 56, второй элемент

ИЛИ 57, шестой 58, седьмой 59 и восьмой 60 триггеры.

Устройство работает следующим 1п образом.

Обмен информацией возможен только по прерыванию, возбуждаемому устройством сигнала на шине 24. Устройство может вызвать прерывание по вводу (присутствует сигнал на шине 25) и прерывание по вводу (отсутствует сигнал на шине 25).

Счетчик 5, считая импульсы генератора 6, сканирует память 10 и последовательно выбирает с помощью. дешифратора 2 приемопередатчики 1, подключая их шины 34 к шине 17, и шины 33 и 35 к входам элемента ИЛИ 7.

Так как к этим же входам подключены 25 выходы памяти 10, сигнал на выходе элемента ИЛИ 7 может появиться только при наличии разрешающего сигнала из памяти 10.

Запись информации в память l0 и

) установка счетчика 5 осуществляется сигналом на шине 23. При этом сначала в счетчик 5 из младших разрядов шины 16 заносится номер канала, а затем с некоторой задержкой, созда ваемой элементом задержки 9, по адресу этого канала в память 10 записываются два старших разряда шины

16, разрешающие или запрещающие прерывания соответственно по вводу и выводу для данного канала.

Для ввода информации по К-му каналу (МК Н) программа, разрешает прерывания от приемника К-го приемопередатчика 1 . Приемник приемопеК к редатчика 1 принимает поступающую на шину 19 старт-стопную последо" к вательность импульсов, преобразуя ее в параллельный код, а после при-: ема стоп-бита записывает принятый байт информации в свой буферный регистр 51, устанавливает флаг готовности приемника на шине 35 и переходит к приему следующего байта. Когда на выходе счетчика 5 появляется но- 5 мер канала К, сигнал готовности приемника через элемент ИЛИ 7 поступает на вход запрета счетчика 5, бло25 8 кируя его дальнейшее продвижение.

Следующим импульсом генератора б устанавливается триггер l1 вызывая прерывание по вводу, так как присутствует сигнал на шине 25. Подпрограмма обработки прерываний считывает номер канала с выходной шикь

22 и данные с выходной шины 1i и выдает сигнал чтения на шину 21, который через дешифратор 4 сбрасывает флаг готовности К-го приемопередатк чика 1, разрешая дальнейшее продвижение счетчика 5.

При выводе данных по К-му каналу программа разрешает прерывания по выводу К-му приемопередатчика 1

К

Если в данный момент буферный регистр Зб приемопередатчика 1 свобок ден, то при появлении на выходе счетчика 5 номера К возникает прерывание по выводу. Подпрограмма обработки прерывания считывает с шины 22 номер канала и по шине 16 передает байт информации, сопровождая его сигналом записи по шине 20, который через дешифратор 3 заносит передаваемый байт в буферный регистр 36 и сбрасывает флаг готовности передатчика на шине 33, разрешая дальнейшее продвижение счетчика

5. Передатчик преобразует байт ин.формации в старт-стопную последовательность импульсов, передаваемую на линейный выход 18".

Для установки устройства в исходное состояние на шину 15 подается сигнал сброса, длительность которого должна быть больше времени сканирования памяти 10. При этом сбрасываются все приемопередатчики 1, через элемент ИЛИ 14 в память 10 подается сигнал разрешения записи, элементы ЗАПРЕТ 12 и 13 блокируют

/ информационные входы памяти 10. После окончания сброса в памяти 10 записаны нули и поэтому выработка всех запросов прерывания от устройства запрещена.

Приемопередатчик I работает следуПри поступлении сигнала записи по шине 27 данные с шин 26 загружаются- в буферный регистр 36 и сбрасывается триггер 41, отражающий coeтояние буферного регистра 36. После асинхронного заполнения буферного

t регистра Зб синхронно с частотой генератора 43 устанавливается триг-

1гер 45, при этом элемент И 46 загру1140 жает данные в сдвиговый регистр 37, а элемент И-F3F 48 с задержкой на 1/2 периода генератора 43 через элемент

И-НЕ 47 устанавливает .триггер 9, который снимает запрет с делителя 39 и счетчика 40 и устанавливает триггер 41, разрешая новую загрузку буферного регистра 36. Делитель 39 формирует импульсы сдвига, а счетчик

40 считает их. Импульсная последова- 1ð тельность через триггер 38 поступает на шину 32. После одиннадцати сдвигов триггер 44 сбрасывается, разрешая передачу следующего байта.

Поступая на шину 31, стартовый импульс через элемент И 53 РазРешает работу счетчика 49, который через восемь тактов сбрасывает триггер 58.

До этого времени счетчик 49 бып открыт только стартовым битом и в случае его исчезновения счетчик 49 прекратил бы работу. После сброса триггера 58 приемник принимает восемь информационных бит в сдвиговый регистр 50. После отсчета девяти им- ZS пульсов счетчиком 54 через элемент

ИЛИ 57 устанавливается триггер. 58, производя передачу данных в буферный регистр 51 и устанавливая. триггер

125 )О

56 готовности передатчика. В случае отсутствия стоп-битов триггеры 59 и 60 блокируют установку триггера

56. При подаче на шину 30 сигнала чтения происходит сброс триггера 56 через элемент ИЛИ 55.

Состояние триггеров 41 и 56, формирующих сигналы готовности, и содержимое буферного регистра 3.1 может быть передано на шины 33, 35Ä

34 при подаче сигнала выбора на шину 28. Установка приемопередатчика в исходное состояние осуществляется подачей сигнала сброса на шину 29.

Таким образом, устройство обеспечивает обмен информацией между ЭВМ и группой последовательных каналов связи, предоставляя ЭВМ возможности маскирования любого канала как на ввод, так и на вывод информации.

Эти возможности при использовании устройства в системах реального времени позволяет реализовать на каждом интервале времени программное оптимальное управление каналами связи с учетом интенсивности потока информации, скоростей каналов связи и за-дачей, решаемой в текущий момент времени.! 1401 25

17, М

ФиГ /

11401 .5 щцфЩИ Заказ 265/38 Тираж 710 Поалнсное фндиад ППП "Патент", r. Укгород, ул.Проектная,ч