Устройство для мажоритарного резервирования

 

1. УСТРОЙСТВО ДЛЯ МАЖОРИТАРНОГО РЕЗЕРВИРОВАНИЯ, содержащее мажоритарньй элемент, входы которого соединены с выходами трех резервируемых блоков, блок сравнения, выходы которого со.единены с выходами отказа каналов устройства, а синхровход соединен с тактовым входом устройства, элементы И и элемент ИЛИ, о т л и ч а ю щ е е с я тем, что, с целью упрощения и повьшения быстродействия устройства, в него введены шифратор и две группы ключей, информационные входы первой группы ключей соединены с выходами мажоритарного элемента, выходы - с информационными выходами устройства,а управляющий вход - с тактовым входом устройства и с управляющим входом йторой группы ключей, выходы К(- торой соединены с выходами сбоя каналов устройства, а входы - с выходами дшфратора и входами блока сравнения, выходы которого попарно соединены с входами трех элементов И, выходы которых соединены через элемент ИЛИ с выходом отказа устройства. 2. Устройство по П.1, отличающееся тем, что мажоритарный элемент и шифратор выполнены в виде постоянного эапоминанндего ус-тройства , адресные входы которого сое (Л динены с выходами резервируемых блоков, первая группа выходов по числу разрядов резервируемого блока соединена с входами первой группы ключей , а вторая трехразрядная группа выходов сочинена с входами второй группы ключей и входами блока сравнения .

СОЮЗ СОВЕТСКИХ

СОЦИАЛ ИСТИЧЕСНИХ

РЕСПУБЛИК (19) (11) ОПИСАНИЕ ИЗОБРЕТЕНИЯ н н отсс»нанн» свссвтввъствн ст»» г, "«сс с) ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРИТИЙ (21) 3599308/24-24 (22) 30.05.83 (46) 15.02.85. Бюл. Ф 6 (72) Д.И.Гриншпун, Ю.В.Исаченко, В.А.Киктев и В.Д.Комаров (53) 621.324(088.8) (56) 1 ° Авторское свидетельство СССР

)) 892732, кл. H 03 К 12/23, 1981.

2. Авторское свидетельство СССР

В 731439, кл. С 06 F 11/00, 1977 (прототип). ,(54)(57) 1. УСТРОЙСТВО ДЛЯ МАЖОРИТАРНОГО РЕЗЕРВИРОВАНИЯ, содержащее мажоритарный элемент, входы которого соединены с выходами трех резервируемых блоков, блок сравнения, выходы которого соединены с выходами отказа каналов устройства, а синхровход соединен с тактовым входом устройства, элементы И и элемент, ИЛИ, о т л и— ч а ю щ е е с я тем, что, с целью упрощения и повышения быстродействия устройства, в него введены шифратор и две группы ключей, информационные входы первой группы ключей соединены

4(51) Н 05 К 1О/00; G 06 F 11 18 с вйходами мажоритарного элемента, выходы - с информационными выходами устройства,а управляющий вход — с тактовым входом устройстнва и с управляющим входом Второй группы ключей, выходы кг. торой соединены с выходами сбоя каналов устройства, а входы — с выходами шифратора и входами блока сравнения, выходы которого попарно соединены с входами трех элементов И, выходы которых соединены через элемент ИЛИ с выходом отказа устройства.

2. Устройство по п ° 1, о т л и— ч а ю щ е е с я тем, что мажоритарный элемент и шифратор выполнены в

° в виде постоянного запоминающего устройства, адресные входы которого соединены с выходами резервируемых блоков, первая группа выходов.по числу разрядов резервируемого блока соединена с входами первой группы ключей, а вторая трехразрядная группа выходов соединена с входами второй группы ключей и входами блока сравI нения..1140278

Изобретение относится к автомати- ке, вычислительной технике и приборостроению и может быть использовано при построении высоконадежных систем с контролем передаваемой информации.

Известно устройство для мажоритарного выбора сигналов, содержащее компараторы, первый вход каждого из которых соединен с выходом мажоритар- 10 ного элемента, второй вход — с соответствующим информационным входом устройства, а выход — с соответствующим входом индикатора, и переключающие элементы, первый и второй вход 15 каждого из которых подключены к второму входу и выкоду соответствующего компаратора, а выкоды — к входам мажоритарного элемента, а также элементы ИЛИ и блок выделения строба, вхо- 20 ды которого подключены к информационным и тактовым входам устройства, а выход - к третьим входам компараторов, выходы элементов ИЛИ подключены к третьему входу одного переключаю- 25 щего элемента, а входы — к первым входам других переключающих элемен- . тов j1)

Недостаток данного устройства— значительная задержка формирования З0 сигналов сбоя по отношению к информационным выходным сигналам, что затрудняет организацию тактирования при использовании устройства в автоматизированной системе с программным З5 анализом сбоя каналов. Кроме того, вследствие формирования специального стробирующего сигнала устройство об.ладает пониженным быстродействием.

Наиболее близкиы .техническим реше-40 нием к изобретению является мажоритарно-резервированная система, содержащая три резервируемых блока, выходы которых соединены с входами мажоритарных элементов и с входами бло- 45 ков поразрядной селекции, выходы которых через первые элементы ИЛИ соединены с первыми входами блоков контроля, выходы которых соединены с тре. мя выходами системы и входами вторых 50 элементов ИЛИ, выходы которых соединены с четырьмя выходами системы и входом элемента НЕ, выкод которого соединен с вторыми входами блоков контроля, третьи входы которых соеди-55

«евы с двуив вхсдвии системы (21.

Недостатки этого устройства — его сложность, а также сложность организации тактирования блоков контроля, Формирование сигналов сбоя по принципу поразрядной селекции с использованием элементов "ИСКЛЮЧАЮЩЕЕ ИЛИ" делает схему громоздкой при мажоритировании многоразрядных кодов.

Цель изобретения — упрощение и повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство для мажоритарного резервирования, содержащее мажоритарный элемент, входы которого соединены с выходами трех резервируемых блоков, блок сравнения, выходы кото-. рого соединены с выходами отказа каналов .устройства, а синхровход соеди нен с тактовым входом устройства, элементы И и элемент ИЛИ, введены шифратор и две группы ключей, информационные входы первой группы ключей соединены с выходами мажоритарного элемента, выходы — с информационными выходами устройства, а управляющий вход — с тактовым входом устройства и с управляющим входом второй группы ключей, выходы которой соединены с выходами сбоя каналов устройства, а входы — с выходами шифратора и входами блока сравнения, выходы которого попарно соединены с входами трех элементов И, выходы которых соединены через элемент ИЛИ с выкодом отказа устройства.

Кроме того, мажоритарный элемент и шифратор выполнены в виде постоянного запоминающего устройства, адресные входы которого соединены с выходами резервируемых блоков, первая группа выходов по числу разрядов резервируемого блока соединена с входами первой группы ключей, а вторая трехразрядная группа выходов соединена с входами второй группы ключей и входами блока сравнения.

На фиг.1 представлена блок-схема мажоритарно-резервированного устройства; на фиг.2 — схема блока сравнения .

Устройство содержит резервируемые блоки 1, выходы которых соединены с входами шифратора 2 и мажоритарного элемента 3, выходы которых соединены соответственно с информационными входами первой и второй групп ключей 4, выходы которых соединены с выходами

5 информации и 6 сигналов сбоя каналов устройства, а управляющие входы соединены с тактовым входом 7 устрой1140278 ства и синхровходом блока сравнения

8, информационные входы которого соединены с выходами шифратора 2, а выходы соединены с выходами 9 отказов каналов и попарно соединены с входами трех двухвходовых элементов И 10, выходы которых соединены с входами элемента ИЛИ 11, выход которого соединен с выходом 12 отказа устройства.

Блок 8 (фиг.2) состоит из первых 10

13 и вторых 14 триггеров.

Устройство работает следующим образом.

При поступлении информации от резервируемых блоков 1 на выходе мажо- 15 ритарного элемента 3 формируются сигналы мажоритированной информации, которые поступают на входы первой группы ключей 4. Одновременно шифра.тор 2 формирует сигналы сбоя каналов. 20

Функция, выполняемая шифратором 2, :следующая:

X

"" "С нЛ4ган3v o«a„ a», 25

) 2 а«а(га3на, а1га13 0г,а,гаг. айаг,а,гаг31.. Y ан,анган3 v aM1QH2a«3 3 ()

Ъ(3ана,га,3ч а„а„го;Зч аг„а ггаг3ч о г, а г,а гам

У ч...чан а нган3 a н a „ а «3

30 где Й вЂ” разрядность резервируемых блоков, а" — значение i-ro разряда j-го

<1 канала (1 c j c 3);

Х1,X»X у- сигналы сбоя 1-ro, 2-го з5 и 3-го каналов соответственно.

При поступлении тактирукнцего сигнала по входной шине 7 на выходы 5 и 6 устройства одновременно поступа- 40 ют мажоритированный входной код и сигналы сбоя каналов. Одновременно сигналы сбоя каналов фиксируются в блоке сравнения 8, причем если блок .. сравнения 8 фиксирует два или более раз подряд сбой одного и того же канала, то одновременно с поступлением на выходы 5 информации на выходах 9 формируются сигналы отказа соответствующего канала, а если при этом фик- 50 сируются отказы двух (или трех) каналов, то на выходе 12 формируется сигнал отказа устройства.

Пример. реализации блока сравнения

8 на микросхемах К155ТИ2 представлен 55 на фиг.2.

Блок 8 содержит три первых триггера 13 и три вторых триггера 14. Выходы триггеров 14 являются выходами блока 8. Каждый информационный вход блока 8 соединен с информационным входом (D) соответствующих триггеров

13 и 14 а входы записи (C) всех триггеров 13 и 14 подключены к шине

7 тактирующих сигналов. Выход каждого триггера 13 соединен с входом сброса (R) соответствующего триггера 14.

В исходном состоянии триггеры 13 и 14 сброшены. Имеющийся при этом потенциал "0" на выходах триггеров 13 блокирует по входу сброса возможность записи информации в триггеры 14. При формировании на информационном входе блока 8 сигнала сбоя он запоминается" соответствующим триггером 13 в момент поступления синхронизирукнцего сигнала по шине 7. Триггер 14 при этом не изменяет своего состояния, так как в момент поступления сигнала записи на его входе сброса еще присутствует сигнал активного уровня. Если к моменту следующего импульса синхрониза- ции па том же входе блока 8 вновь присутствует сигнал сбоя,:.то срабатывает триггер 14, так как к этому моменту на его входе сброса уже присутствует сигнал пассивного уровня.

Если же сигнал сбоя отсутствует, то запись в триггер 14 произведена не будет, так как íà его информационном входе отсутствует сигнал сбоя, а триггер 13 возвращается по той же причине в исходное состояние и вновь блокирует возможность записи в триггер 14.

Таким образом, на выходе блока 8 сигнал сбоя появляется только в том случае, если он сформировался два или более раз подряд в одном и том же канале.

Предлагаемое устройство обладает наибольшей эффективностью при реализации мажоритарного элемента 3 и шифратора 2 на одном постоянном запоминающем устройстве (ПЗУ), имеющем общий объем памяти ЗнИ (И+3) бит. Разрядность адресной шины ПЗУ составляет 3 И, а разрядность каждой ячейки

N+3. Н выходов каждого из р".зервируемых блоков 1 (а ...ан,, а„г...а.„.,а ...

Мг ая ) соединены с первыми, вторыми и третьими N разрядами адресной шины

ПЗУ (Й1 ° ° еdN ° d Н ° ° ей ) d2u ° ° ° .(1щ) со ответственно.

В первые М разрядов каждой ячейки памяти ПЗУ заяисан код, соответству1140278 ющий выходной мажоритированной ин«формации, который определяется для каждой ячейки памяти следующим об "1 И " Н« а +1 " i 2N+1

Ъ„.3;4Ь, ч и „4,„„. ч Н " и йи" Zä Çí" Ц41н, где Ь . — значение i-го разряда вы1 . ходного мажоритированного кода (1 < i с И).

В оставшиеся три разряда каждой

j ячейки ПЗУ записан код, каждый разряд которого соответствует сбою одного из каналов и определяется в соответствии- с (1):

RNtl (413N 142Н+4 "Д,JHt6328 ) л(АДм+432и,, " i N+i 2и«)ч -ч(й 4н4М н4 и 17 з М 4 НФ1 2й«ч4 34нЯ244+11Ч...ЧЯ7<4+ 4ц+лЧ 20 3;дц Й2н ),. ч(41 41цЗ чдкд Д ;, bit ú d«<4>„«v) )Hiigzz«)q- vg;g„+,g» У

1 и» 02мФ ) ° ч(цд 714)Цч 1 N 4gg Д ggj где 1

Таким образом, при поступлении сигналов от резервируемых блоков в

ПЗУ выбирается ячейка памяти, первые Й разрядов содержимого которой ,являются результатом мажоритирования ЗО ,входной 3-канальной информации, а ос тавшиеся три разряда представляют код сбоя каналов.

Например, при резервировании

1 Разрядных 6sroKos 1 (=1) ПЗУ долж- д5 но иметь 3 N=3 ячейки памяти разрядностью И+31+3=4 каждая. Содержимое ячеек памяти при этом следующее:

Десятичньяи

Содержимое ячейки па- gp

Двоичный мяти номер ячейки номер ячейРазряды памяти ки

1 45 памяти

0 0 0

1 0

000 0

001 0

Продолжение таблицы, Содержимое ячейки памяти

ДесятичДвоичный ный номер ячейномер ячейки

Разряды памяти

3 2 1 ки памяти

010

1 0

071

100

1 0

1 0

0 1 0 0

101 0

1!О 0 0

0 1

1 1

7 111

О, 0

0 1

Как видно из приведенной. таблицы " содержимое 1-го разряда ячейки памя- ти соответствует мажоритированному коду входной информации (адресу ячейки памяти), а содержимое 2, 3 и 4-го разрядов соответствует сигналу сбоя, 11 т.е. 1 в 1-м разряде появится только в том случае, если на входе (в двоичном коде адреса) имеется два значения "1", а во 2, 3, 4-м разряде

I I 11

1 появится в том случае, если в адресном коде в 1, 2 или 3-м разряде будет значение, отличное от двух других разрядов.

Таким образом, предлагаемое устройство, обладая всеми достоинствами прототипа, отличается от .него простотой, позволяет получать на выходе не только мажоритированную информацию, сигналы отказов каналов и устройства, но и информацию о сбоях каналов при мажоритировании каждого

% входного кода. Значительно упрощено тактирование блока контроля.

Выполнение мажоритарного элемента и шифратора на ПЗУ позволяет не только уменьшить количество связей и элементов устройства, но и достичь практически абсолютной синхронности получения выходной мажоритированной информации и информации о сбоях кана.лов.

1140278

1140278

Фиг 2

Составитель В.Максимов

Редактор М.Циткина Техред Т.Маточка Корректор И.Муска

Заказ 275/45 Тираж 794 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Фц

4 ф

Филиал ППП "Патент", r.Ужгород, ул.Проектная, 4 Ъ

Ъ а ь Сэ