Обратимый преобразователь двоичных кодов в код системы остаточных классов

 

ОБРАТИМЫЙ ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНЫХ КОДОВ В КОД СИСТЕМЫ ОСТАТОЧНЫХ КЛАССОВ, содержащий группу сумматоров по модулю, позиционный сумматор, группу .схем сравнения и блок управления, содержащий группу триггеров, первую группу элементов И и первый элемент ИЛИ, причем единичные выходы триггеров группы соединены с первыми входами соответствующих элементов И первой группы , выход последнего из которых соединен с первым входом первого элемента ШШ, выходы сумматоров по модулю группы соединены с первыми группами входов соответствующих схем сравнения группы, вторые группы входов которых являются входами остатков по модулям преобразователя, выход позиционного сумматора является выходом двоичного кода преобразователя , выход первой схемы сра&нения группы соединен с единичным входом первого триггера группы блока управл1ения, отличающийс я тем, что, с целью повышения быстродействия , в него введены шифратор и схема сравнения, а блок управления содержит вторую группу элементов И, группу элементов задержки, триггер, элемент И и второй элемент ИЛИ, причем нулевые выходы триггеров группы соединены через соответствующие элементы задержки группы с первыми входами соответствующих элементов И второй группы, вторые входы которых соединены с нулевым входом последнего триггера группы, нулевые входы триггеров группЫ; кроме последнего , соединены соответственно с выходами элементов И второй группы, кроме первого, выход которого соединен с вторым входом первого элемента сл ИЛИ, выход которого соединен с нулевым входом триггера, выход которого соединен с первым входом элемента И. второй вход которого соединен с вы ходом второго элемента ИЛИ, выходы . элементов И, кроме последнего, первой группы соединены соответственно с единичными входами триггеров группы, кроме первого, входы Пуск, Режим и тактовый вход преобразователя соесо динены соответственно с единичным входом триггера, первым входом втоэо рого элемента ИЛИ и третьим входом элемента И блока управления, выходы элемента И и триггеров группы которого соединены соответственно с тактовыми входами сумматоров по модулю группы и позиционного сумматора и соответствующими входами шифратора, выходы которого подключены соответ-. ственно к информационным входам сумматоров по модулю группы, позиционного сумматора и первой группе вхо

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

„„Я0„„1141398 А

4(5!) 06 F 5 .00

l t.Г . ее

1 е .

1 ! C:.

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

t . --т;вквм

Ф е стродействия, в него введены шифратор и схема сравнения, а блок управления содержит вторую группу элементов И, группу элементов задержки, триггер, элемент И и второй элемент

ИЛИ, причем нулевые выходы триггеров группы соединены через соответствующие элементы задержки группы с первыми входами соответствующих элементов И второй группы, вторые входы которых соединены с нулевым входом последнего триггера группы, нулевые входы триггеров группы, кроме последнего, соединены соответственно с выходами элементов И второй группы, кроме первого, выход которого соединен с вторым входом первого элемента

ИЛИ, выход которого соединен с нулевым входом триггера, выход которого соединен с первым входом элемента

И, второй вход которого соединен с вы-= ходом второго элемента ИЛИ, выходы элементов И, кроме последнего, пер- фрей вой группы соединены соответственно с

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3649752/24-24 (22) 10. 10.83 (46) 23.02е85. Бюл. ¹ 7 (72) C.Â.Añòåíåíêî, С.Н.Хлевной и Н.И.Швецов (53) 68 1.3(088.8) (56) 1. Авторское свидетельство СССР № 756401, кл. G 06 Г 5/02, 1976.

2. Авторское свидетельство СССР № 574714, кл. С 06 F 5/00, 1974.

3. Авторское свидетельство СССР по заявке № 3518613/24, кл. G 06 F 5/02, 1982 (прототип) . (54) (57) ОБРАТИИЫИ ПРЕОБРАЗОВАТЕЛЬ

ДВОИЧНЫХ КОДОВ В КОД CHCTEMbI ОСТАТОЧНЫХ КЛАССОВ, содержащий группу сумматоров по модулю, позиционный сумматор, группу схем сравнения и блок управления, содержащий. группу триггеров, первую группу элементов

И и первый элемент ИЛИ, причем единичные выходы триггеров группы соединены с первыми входами соответствующих элементов И первой группы, выход последнего из которых соединен с первым входом первого элемента ИЛИ, выходы сумматоров по модулю группы соединены с первыми группами входов соответствующих схем сравнения группы, вторые группы входов которых являются входами остатков по модулям преобразователя, выход позиционного сумматора является выходом двоичного кода преобразователя, выход первой схемы сравнения группы соединен с единичным входом первого триггера группы блока управления, о т л и ч а ю щ и йс я тем, что, с целью повышения быединичными входами триггеров группы, кроме первого, входы пПуск"р Режим и тактовый вход преобразователя соединены соответственно с единичным входом триггера, первым входом второго элемента ИЛИ и третьим входом элемента И блока управления, выходы элемента И и триггеров группы которого соединены соответственно с тактовыми входами сумматоров по модулю группы и позиционного сумматора и соответствующими входами шифратора, выходы которого подключены соответ-, ственно к информационным входам сумматоров по модулю группы, позиционного сумматора и первой группе вхо1141398 дов схемы сравнения, первый и второй выходы которой соединены соответственно с нулевым входом последнего триггера группы и вторым входом второго элемента ИЛИ блока управления, вторые входы элементов И первой группы которого соединены соответственно с выходами схем сравнения группы, кроме первой, выходы

Изобретение относится к вычислительной технике и может быть использовано в устройствах ввода-вывода ! . " цифровых вычислительных машин, систем телекодовой связи, в цифровых 5 измерительных устрйоствах, функцио. нирующих в системе остаточных классов (СОК) .

Известно устройство для прямого и обратного преобразования чисел кода

СОК в двоичный код, содержащее реверсивные счетчики, дешифраторы нуля, переключатель, триггер и элементы и 9).

Недостатком данного устройства является низкое быстродействие.

Известно также устройство для прямого и обратного преобразования чисел из кода СОК в двоичный код, со- . держащее (h + 1) счетчиков (h — чис- 20 ло оснований системы остаточных классов), выходы которых соединены с первыми входами (о + 1) элементов сравнения, другие входы которых подключены к выходам (n + 1) регистров, выход первого элемента сравнения — к одному входу переключателя, другой вход -которого подключен к выходу многовходового элемента И, входы которого подключены к выходам других эле- 30 ментов сравнения, входы счетчиков подключены к выходу другого элемента

И, входы которого соединены с тактовой шиной и выходом триггера, входы которого подключены к шине пуска и выходу переключателя 2).

Недостатком указанного устройства является низкое быстродействие.

Наиболее близким по технической сущности к изобретению является пре- 40 образователь, содержащий группу входных регистров, группу элементов позиционного сумматора соединены с второй группой входов схемы сравнения, управляющие входы схемы сравне. ния, позиционного сумматора и схем сравнения группы соединены с входом "Режим" преобразователя, выходы сумматоров по модулю группы являются выходом кода системы остаточных классов преобразователя.

2 сравнения, группу элементов И, группу счетчиков по модулю, позиционный сумматор, коммутатор, группу триггеров, элемент ИЛИ, причем входы счетчиков группы соединены соответственно с выходами элементов И, первые входы которых соединены с тактовым входом преобразователя, информационные входы которого соединены с входами регистров группы, выходы которых соединены с первыми входами соответствующих элементов сравнения группы, вторые входы которых соединены с выходами соответствующих счетчиков по модулю группы, выходы позиционного сумматора являются выходами преобразователя, входы констант эквивалентов которого соединены с информационными входами коммутатора, выходы которого соединены с информационными входами позиционного сумматора, управляющий вход, которого соединен с выходом элемента

ИЛИ, входы которого соединены с выходами элементов И группы, вторые входы которых соединены с выходами соответствующих триггеров группы и управляющими входами коммутатора, выход k-го элемента сравнения группы (= 1-п, где и — число оснований) соединен с нчлевым вхопом k-го и епиничным вхопом (% + 1)-го тригге- . ра группы, единичный вход первого триггера является входом пуска преобразователя 3).

Недостатки известного преобразователя — низкое быстродействие, а также невозможность выполнения преобразования из позиционного кода в код СОК.

1141398

Целью изобретения является повышенйе быстродействия.

Поставленная цель достигается тем, что в обратимый преобразователь двоичных кодов в код системы остаточ- 5 ных классов, содержащий группу сумматоров по модулю, позиционный сумматор, группу схем сравнения и блок управления, содержащий группу триггеров, первую группу элементов И, первый элемент ИЛИ, причем единичные выходы триггеров группы соединены с первыми входами соответствующих элементов И первой группы, выход последнего из которых соединен с 15 первым входом первого элемента ИЛИ, выходы сумматоров по модулю группы с первыми группами входов соответст. вующих схем сравнения группы, вторые группы входов которых являются вхо- 20 дами остатков по модулям преобразователя, выход позиционного сумматора — выходом двоичного кода преобразователя,выход первой схемы сравнения группы соединен с единичным входом первого триггера группы блока управления, введены шифратор и схема сравнения, а блок управления содержит вторую группу элементов И, группу элементов задержки, триггер, элемент gp

И и второй элемент ИЛИ, причем нулевые выходы триггеров группы соединены через соответствующие элементы задержки ьруппы с первыми входами срответствующих элементов И второй груп-у пы, вторые входы, которых соединены с нулевым входом последнего триггера группы, нулевые входы триггеров группы, кроме последнего, — соответственно с выходами элементов И второй груп40 пы, кроме первого, выход которого соединен с вторым входом первого элемента ИЛИ, выход которого соединен с нулевым входом триггера, выход которого соединен с первым входом эле(45 мента И, второй вход которого соединен с выходом второго элемента ИЛИ, выходы элементов И, кроме последнего, первой группы — соответственно с единичными входами триггеров группы, 50 кроме первого, входы "Пуск", "Режим" . и .тактовый вход преобразователя— соответственно с единичным входом триггера, первым входом второго элемента ИДИ и третьим входом элемента

И блока управления, выходы элемента

И и триггеров группы которого соединены соответственно с тактовыми вхо-1 дами сумматоров по модулю группы и 3 позиционного сумматора и соответствующими входами Шифратора, выходы которого подключены соответственно к информационным входам сумматоров по модулю группы, позиционного сумматора и первой группе входов схемы сравнения, первый и второй выходы которой соединены соответственно с нулезым входом последнего триггера группы и вторым входом второго элемента ИЛИ блока управления, вторые входы элементов И первой группы которого соединены соответственно с выходами элементов сравнения группы, кроме первого, выходы позиционного сумматора — с второй группой входов схемы сравнения, управляющие входы схемы сравнения, позиционного сумматора и схем сравнения группы — с входом "Режим" преобразователя, выходы сумматоров по модулю группы являются выходом кода COK преобразователя.

На фиг. 1 представлен обратимый ,преобразователь двоичных кодов в код

l ,СОК; на фиг. 2 — блок управления.

Обратимый преобразователь двоичных кодов в код СОК содержит блок 1 управления, шифратор 2, сумматоры

3.1-3.о группы по модулям (оснований СОК), позиционный сумматор 4, схему 5 сравнения, схемы 6.1-6.п сравнения группы, выход 7 двоичных кодов, выходы 8.1-8.п кода СОК,входы 9.19.п остатков по модулям, вход 10

"Режим", вход 11 "Пуск", вход 12 тактовых импульсов, выходы 13 и 14 блока управления, входы 15 и 16 блока

1 управления. Блок 1 управления содер. жит триггер 17, элемент И 18, элемент ИЛИ 19, группу элементов И 20. 120.п, группу триггеров 21.1-21.п-lу группу элементов 22.1-22.п-1 задержки, группу элементов И 23.1-23,п-1, элемент ИЛИ 24. Схема 5 сравнения при значении, поступающем с выходов сумматора 4, меньшем, чем значение, поступающее с выхода шифратора 2, формирует короткий импульс, поступающий по входу 15.1 на вход блока 1.

Причем импульс на шине 15.1 появляется в момент появления тактового импульса по входу 12, выход 15.2 схемы 5 сравнения асинхронный, инверсный и потенциальный. Схемы сравнения 6.1-6.п имеют потенциальные асинхронные выходы, на которых сигнал логической единицы формируется при

1141398 .

+ П-1 +

lAIpn = d,„= (a +azp +...+ад,пР.IpIi

40 где А

Р; — целое положительное число; — основания СОК вЂ” коэффициент позиционной системы;

0 ; — остатки по модулям СОК. 45

Из данного выражения следует, что перевод числа из СОК в двоичную систему счисления возможно осуществить, последоватльно вычисляя коэффициенты позиционной системы и про- S0 веряя равенство полученного выражения остатку по соответствующему модулю СОК. Обратное преобразование возможно осуществить итерационным вычислением коэффициентов позиционной .55 системы, начиная с а„, вычислением указанного ранее выражения и вычитанием его из числа А до его обнулесовпадении кодов на обеих группах вхо дов.

При поступлении логического нуля на управляющие входы схем 6. 1-6. и сравнения по входу 10 они прекращают 5 выдачу результата преобразования, и на их выходах во время действия сигнала присутствуют нулевые сигналы.

При этом схеме 5 сравнения разрешается выдача результата сравнения, а 10 позиционный сумматор 4 работает в вычитающем режиме. При подаче по шине 10 логической единицы (преобразование кода СОК в двоичный код) режим работы сумматора 4 и схем 5, 15

6.1-6.п изменяется на противоположный.

Шифратор 2 может быть реализован любым известным способом. Наиболее удобным, с точки зрения упрощения его20 проектирования, является преобразование унитарного кода с выходов бло.— ка 1 в однопозиционный код длиной п и объединение его разрядов на входах сумматоров посредством элементов 25

ИЛИ.

Для оснований Р„= 3, Р, = 4, Р,=

5 работа шифратора 2 описывается табл. 1.

Часть шифратора для сумматора 5 Зр по модулю описывается табл. 2.

Работа обратимого преобразователя двоичных кодов в код СОХ основывается на следующей системе выражений

IAIP = К„= а„;, 35

I AIr = с = Ia + а Р„ Р

° а ° ° ° ° ° ° ° ° ° ° ° ° ° ° ° ° ° ° ° ° ° ° ° ° ния. Процесс преобразования чисел из двоичной системы счисления в код

СОК и процесс преобразования чисел, представленных в СОК, в двоичный код обратимы в смысле генерируемых эквивалентов, что позволяет выполнить ту и другую операцию с помощью одних и тех же аппаратурных средств.

Обратимый преобразователь двоичных кодов в код СОК работает следующим образом, В режиме преобразования двоичного кода в код СОК по входу 10 в течение всего времени работы поступает логический ноль. Схемы 6.1-6. . сравнения блокированы, схеме 5 сравнения разрешена выдача результатов сравнения, в сумматор 4 записано преобразуемое число, и он работает в вычитающем режиме. Сумматоры 3.1-3.п обнулены, триггеры 21.1-21.п установлены в единичное состояние.

При поступлении по входу 11 запускающего импульса триггер 17 устанавливается в единичное состояние, разрешая тем самым прохождение тактовых импульсов через элемент И 18 на тактовые входы сумматоров. При этом в каждом такте в сумматоры 3.1-3.п заносится величина а из содержимого сумматора 4 вычитаетм ся величина П Р; т 1

На выходе схемы 5 сравнения появляется импульс anj = an, который спустя время, равное времени задержки элемента 22.п --1 задержки, через элемент И 20.п-1 устанавливает триггер 21.п-1 в нулевое состояние. Последующий триггер 20.п-2 не сработает, так как суммарное время задержки двумя элементами 22 задержки больше длительности импульсов на выходе схемы 5. !

Процесс преобразования протекает до тех пор, пока не сработает триггер 21.1, и по окончании вычитания из содержимого сумматора 4 импульс по шине 15.1 через элемент И 20.1 и элемент ИЛИ 19 установит триггер

17 в исходное состояние. На этом процесс преобразования заканчивается, и остатки, получаемые в процессе преобразования, снимаются по выхорам 8.1-8.h.

1 141398

Т абли

Унита шифра

0 0

1 0

Таблица 2 овой эклент кода а на вхо+ — — —— сла на вх умматора

Г 1

0

Если при появлении следующих эк- вивалентов на выходах шифратора 2 значение с выхода сумматора 4 оказывается сразу меньше значения с выхода шифратора 2, то нулевой 5 потенциал по входу 15.2 через элеменч

ИЛИ 24 запрещает прохождение тактовых импульсов на тактовые входы сумматоров 3 и 4. Импульс с выхода схемы 5 сравнения по входу 15 ° 1 устанавливает следующий триггер 21 в нулевое состояние, и на выходах шифратора 2 сформируются новые значения эквивалентов.

При преобразовании кода СОК в двоичный код сумматор 4 работает в суммирующем режиме, схема 5 сравнейия блокирована. Сумматоры 3.1-3..h очищены, по входам 9.1-9.п подается код остатков преобразуемого. числа.

Триггеры 2 1 установлены в нулевое .состояние, и на входы всех сумматоров с шифратора 2 поступает единичный код.

При подаче запускающего импульса по входу 11 срабатывает триггер i17, на выходе элемента ИЛИ 24 присутству. ет единица, и тактовые импульсы через элемент И 18 поступают на тактовые входы сумматоров 3 и 4. Kor- ЗО да содержимое сумматора 3 ° 1 станет равным,, импульс на выходе схемы

6.1 сравнения установит триггер 21.1

1 в единичное состояние. При этом шиф— ратор 2 генерирует значения I V„t V,-, поступающие на входы сумматоров 3 ° 1З.v, и .значение Р„ — на вход сумматора 4.

Подобным образом процесс про— должается до тех пор, пока не сработает схема 6.ь сравнения и сигнал логической. единицы через элемент 1

23.ь — 1 и элемент ИЛИ 19 не установит триггер 17 в исходное состояние, запретив тем самым последующую работу преобразователя.

При одновременном срабатывании нескольких соседних схем 6 сравнения устанавливаются в единичное состояние соответствующее количество триггеров

21 и пропуска тактов преобразования не потребуется, как и в процессе преобразования двоичного кода в код

СОК.

Положительный эффект изобретения достигается за счет сокращения количества тактов преобразования, составляющего для СОК с минимальными основаниями примерно 257. и резко возрастающего при росте п и величин оснований системы.

1141398

11 1Z 10

13

Фиг. г

38gggg Заказ 496/36 яра 710 . Поггписное

Фишвал ППП затаит, у.Уагород, ул.Проектная, 4