Устройство для контроля цифровых узлов
1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ УЗЛОВ, содержащее тактовый генератор, первый элемент И, элементы ИЛИ, счетчик, блок поразрядного сравнения , группу из 2 счетчиков (где VI - число выходов проверяемого узла), I блок идентификации неисправностей, дешифратор,причем выходы счетчика соединены соответственно с входами проверяемого узла, выход блока идентификации неисправностей соединен с управляющим входом тактового генератора , выходы блока поразрядного сравнения соединены соответственно с входами дешифратора, отличающеес я тем, что, с целью повьппения достоверности контроля, в устройство введены второй элемент И, элемент НЕ, формирователь импульса, два регистра , два блока памяти, элемент И-НЕ, причем установочный вход устройства соединен с установочным входом счетчика, с установочными входами счетчиков группы, счетный .вход счетчика соединен с вькодрм первого элемента И, первый вход которого соединен с выходом тактового генератора и с входом элемента НЕ,, выход которого соединен с первым входом второго элемента И, второй вход которого соединен с. выходом первого блока памяти , группа управляющих входов которого соединена с выходами счетчика, с группой управляющих входов второго , :ёлока памяти и с входами элемента И-НЕ, выход которого соединен с вторым входом первого элемента И и является выходом.устройства, группа выходов второго блока памяти соединена с группой информационных входов первого регистра , группа выходов проверяемого узла соединена с группой информационных входов второго регистра, управляющие входы первого и второго регистров соединены с выходом формировате (Л ля импульса, вход которого соединен с выходом второго элемента И, выходы первого и второго регистров соединены соответственно с первой и второй группами входов блока поразр.ядного сравнения , выходы девгифратора соединены соответственно со счетными входами счетчиков группы и с входами элементов ИЛИ, выход которого соединен с управляющим входом блока иденти фикации неисправностей, группы формационных входов которого соединены с выходами счетчиков группы, группа вьпсодов блока идентификации неисправностей является группой выходов , устройства. 2. Устройство ПОП.1, отличающееся тем, что, блок идентификации неисправностей содержит 2 групп по два элемента И,
СОЮЗ СОВЕТСКИХ
00UI
РЕСПУБЛИК (!9) SU 4(51); G 06 F f1/16 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТИРЫТИЙ ОПИСАНИЕ ИЗОБРЕТЕНИЯ Н АВТОРСИОМЪ СВИДЕТЕЛЬСТВЪ (21) 3560049/24-24 (22) 02.03.83 (46) 23.02.85. Бюл. ¹ 7 (72) А.В. Селиверстов и В.С. Серков (53) 681.325(088.8) ° (56) 1. Авторское свидетельство СССР № 553618, кл. С 06 F 11/00, 1975. 2. Авторское свидетельство СССР № 744582, кл. G 06 F f1/00, 1978 (прототип). (54)(57) 1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЦИФРОВЫХ УЗЛОВ, содержащее тактовый генератор, первый элемент И, элементы ИЛИ, счетчик, блок поразрядного сравнения, группу из 2 счетчиков (где и и — число выкодов проверяемого узла), блок идентификации неисправностей, дешифратор, причем выходы счетчика соединены соответственно с входами проверяемого узла, выход блока идентификации неисправностей соединен с управляющим входом тактового генератора, выходы блока поразрядного сравнения соединены соответственно с входами дешифратора, о т л и ч а ю щ е ес я тем, что, с целью повышения достоверности контроля, в устройство " введены второй элемент И, элемент НЕ, формирователь импульса, два регистра, два блока памяти, элемент И-НЕ, причем установочный вход устройства соединен с установочным входом счетчика, с установочными входами счетчиков группы, счетный .вход счетчика соединен с выходом первого элемента И, первый вход которого соединен с. выходом тактового генератора и с входом элемента НЕ,, выход которого соединен с первым входом второго элемента И, второй вход которого соединен с.выходом первого блока памяти, группа управляющих входов которого соединена с выходами счетчика, с группой управляющих входов второго,, блока памяти и с входами элемента И-HF„ выход которого соединен с вторым входом первого элемента И и является выходом устройства, группа выходов второго блока памяти соединена с груп-, пой информационных входов первого регистра, группа выходов проверяемого узла соединена с группой информационных входов второго регистра, управляющие входы первого и второго регистров соединены с выходом.формирователя импульса, вход которого соединен с выходом второго элемента И, выходы первого и второго регистров соединены соответственно с первой и второй группами входов блока -поразрядного срав нейия, выходы дешифратора соединены соответственно со счетными входами счетчиков группы и с входами эле- . ментов ИЛИ, выход которого соединен с управляющим входом блока идентификации неисправностей, группы информационных входов которого соединены с выходами счетчиков группы, группа вьмодов блока идентификации неисправностей является группой выходов устройства. 2. Устройство по п.f, о т л и— ч а ю щ е е с я тем, что, блок идентификации неисправностей содер-. и жит 2 групп по два элемента И и ll (2 +1) узлов сравнения, 2 коммута-. торов, дешифратор, причем первые вхо.ды.элементов И соответствующей группы являются соответствующей группой 1141414 информационных входов блока, группа выходов которого соединена с выходами с первого по (й-1)-й дешифратора, группы входов которого соединены соответственно с группами выходов соответствующего узла сравнения, выходы элементов И каждой группы соединены с входами соответствующего узла сравнения и с управляющими входами соответствующего коммутаИзобретение относится к автоматике и вычислительной технике и может быть использовано для диагностики неисправностей в логических блоках. 5 Известно устройство для контроля интегральных схем, содержащее эталонную интегральную схему, буферные элементы, блок сравнения, блок индикации, селектор состояний выводов 10. интегральной схемы, дешифратор останова теста, причем выходы буферных элементов соединены с входами эталонной интегральной схемы, с первой группой входов блока сравнения и с группой информационных входов дешифРатора условий останова, выходы эталонной микросхемы соединены с второй группой входов блока сравнения, выход которого является первым управляющим входом дешифратора условий останова теста, с управляющим входом блока индикации, выходы которого соединены с выходами буферных элементов и с входами селектора состояний выводов интегральной схемы, выход которого является вторым управляющим входом дешифратора условий останова теста, выход которого является выходом устройства, группа входов кото- ЗО рого соединена с входами буферных элементов. Это устройство предназначено для проверки функционирования и диагнос- З5 тикй неисправностей средств вычислительной техники и автоматики. Устройство обеспечивает возможность останова теста (с фиксацией состояния объекта) непосредственно в том так- А11 тора, группа информационных входов каждого коммутатора соединена с группой выходов соответствующего узла сравнения, управляющий вход блока соединен с вторыми входами элементов И групп, выходы коммутаторов соединены соответственно с входами (2 +1)-го узла сравнения, последний выход дешифратора является выходом блока. те, в котором обнаружено различие выходны сигналов контролируемой и эталонной схем (1), Однако анализ тестов и поведения этих схем осуществляется путем наблюдения состояния их. выводов оператором, что не позволяет использовать указанное устройство для автоматизированного контроля и диагностики логических схем, и, как следствие, замедляет процесс диагностики. Наиболее близким по технической сущности к предложенному является устройство для диагностики неисправностей в логических схемах, содержащее тактовый генератор, счетчик импульсов, блок вычисления синдрома, дешифратор, элементы ИЛИ, счетчики неисправностей, элемент И и блок идентификации неисправностей, причем выход тактового генератора соединен с входом счетчика импульсов, выходы эталонной и диагностируемой схем подключены через блоки вычисления синдрома к дешифратору, входы блока идентификации неисправностей соединены с выходами счетчиков неисправностей, входы которых через элементы ИЛИ соединены с соответствующим выходом дешифратора, запрещающий выход блока идентификации неисправностей соединен с входом тактового генератора, выходы счетчика соединены с входами элемента И, выход которого соединен с управляющим входом блока идентификации неисправностей и с управляющим входом тактового генератора, 3 11414 Это устройство позволяет автома- тизировать процесс диагностирования логических схем (2) Ä Известное устройство обладает недостаточной достоверностью результатов контроля, так как позволяет зафиксировать неисправность контролируемой логической схемы только при условиях корректности используемых тестов и исправности эталонной схемы. Указанные условия далеко не всегда удовлетворяются на практике и поэтому для диагностики неисправностей логических схем в объектах требуется проверять как корректнбсть теста, так и исправность эталонной схемы. Такая необходимость возникает, например, когда устройство обнаруживает различие выходных сигналоВ контролируемой и эталонной схем. Если последовательность входных сигналов контролируемой схемы не корректна, то это различие возможно и при полной исправности контролируемой схемы и является результатом неоднозначного поведения обеих схем из-за разброса собственных задержек их элементов. Известное устройство не имеет возможности проверки теста, что 30. затрудняет обнаружение многих неисправностей логических схем, что особенно снижает достоверность диагностики сложных логических схем. Цель изобретения — повышение достоверности контроля. 35 Поставленная цель достигается тем, что в устройство для контроля цифровых узлов, содержащее тактовый генератор, первый элемент И, элемент 40 ИЛИ, счетчик, блок поразрядного сравнения, группу из 2 " счетчиков (где 11 — число выходов проверяемого узла), блок идентификации неисправностей, дешифратор, причем выходы 45 счетчика соединены соответственно с входами проверяемого узла, выход блока идентификации неисправностей соединен с управляющим входом тактового генератора, выходы блока 50 поразрядного сравнения соединены соответственно с входами дешифратора, введены второй элемент И, элемент.НЕ, формирователь импульса, два регистра, два блока памяти, эле- 55 мент И-НЕ, причем установочный вход устройства соединен с установочным входом счетчика, с установочными 14 4 входами счетчиков группы, счетный вход счетчика соединен с выходом первого элемента И, первый вход которого соединен с выходом тактового генератора и с входом элемента HE выход которого соединен с первым входом второго элемента И, второй вход которого соединен с выходом первого блока памяти, группа управляющих входов которого соединена с выходами счетчика, с группой управляющих входов второго блока памяти и с входами элемента И-HE выход которого соединен с вторым входом первого элемента И и является выходом устройства, группа выходов вто1 рого блока памяти соединена с груп,пой информационных входов первого регистра, группа выходов проверяемого узла соединена с группой информационных входов второго регистра, управляющие входы первого и второго регистров соединены с -выходом формирователя импульса, вход которого соединен с выходом второго элемента И, выходы первого и второго регистров соединены соответственно с первой и второй группами входов блока поразрядного сравнения, выходы дешифратора соединены соответственно со счетными входами счетчиков группы и с входами элемента ИЛИ, выход которого соединен с управляющим входом блока идентификации неисправностей, группы информационных входов которого соединены с выходами счетчиков группы, группа выходов блока идентификации неисправностей является группой выходов устройства. Блок идентификации неисправностей содержит 2" групп по два элемента И, (2 +1) узлов сравнения, 2 коммутаи t1 торов., дешифратор, причем первые входы элементов И соответствующей группы являются соответствующей группой информационных входов блока, группа выходов которого соединена с выходами с первого по Оl-1) -й дешифратора, группы входов которого соединены соответственно с группами выходов соответствующего узла сравнения, выходы элементов И каждой I группы соединены с входами соответствующего коммутатора, группа информационных входов каждого коммутатора соединена с группой выходов соответствующего узла сравнения, управляющий вход блока соединен с вторыми входами элементов И групп, 1141414 выходы коммутаторов соединены соот-, ветственно с входами (2"+1)-ro узла:. 1 сравнения, последний выход дешифратора является выходом блока. На фиг. t приведена функциональ- 5 ная схема устройства; на фиг. 2— реализация блока идентификации неисправностей. Устройство содержит тактовый генератор 1, элемент И 2, счетчик 3, f0 элемент HE 4, элемент И 5, блок 6 памяти, элемент И-НЕ 7, формирователь 8 импульса, блок 9 памяти, проверяемый узел 10, регистр 11, регистр 12, блок 13 поразрядного 15 сравнения, дешифратор 14, элемент ИЛИ 15, установочный вход 16 устройства, счетчики 17 группы, блок 18 идентификации неисправностей,выход 19 устройства. 20 Блок 18 идентификации неисправностей (фиг. 2) содержит элементы И 20 групп, узлы 21 сравнения, коммутаторы 22, дешифратор 23. Устройство работает следующим образом. Через установочный вход 16 устройство приводится в исходное состояние. На, выходах счетчика 3 и счетчиков 17 группы появляется. комбинаЗО ция, тождественная нулю. На выходе элемента И-НЕ 7 появляется сигнал логической единицы, который поступает на вход элемента И 2, и импульсы с тактового генератора 1 проходят З5 - на вход счетчика 3, одновременно импульс с тактового генератора посту.пает на вход элемента НЕ 4 и с целью избежания ложного срабатывания (на время изменения данных на . 40 выходе счетчика) на выходе элемента И 5 будет логический ноль. Это время определяется переходным процессом счетчика и обеспечивается длительностью импульса с тактового генератора; Тактовый генератор 1 и счетчик 3 задают последовательность двоичных комбинаций, которые являются входными воздействиями как для блоков 6 и 9 памяти, так и для проверяемого узла 10. Эти входные комбинации в виде адресов поступают на блоки 6 и 9. В блоке 6 памяти хранятся адреса запрещенных комбинаций. Если входное 55 воздействие корректно, на выходе блока б появляется сигнал, соответствующий уровню единицы, который поступает через элемент И 5 на формирователь 8 импульса. Схема формирователя импульса построена таким образом, что она .преобразует сигнал в импульс определенной длительности. Этот импульс поступает на управляющий вход триггеров 11 и 12. За это время на информационных входах первого и второго регистров формируется двоичная комбинация соответственно с выходов блока 9 памяти и проверяемого узла 10, С приходом импульса на управляющие входы регистров на выходе регистра 11 формируются эталонные выходные комбинации, хранящиеся в блоке 9 и являющиеся функциями входных воздействий, одновременно на выходе регистра 12 появляется выходная комбинация с проверяемого узла 10, также являющаяся функцией входных воздействий, но может иметь любые возможные значения, определяемые характером одиночных неисправностей в диагностируемой схеме. Образованная двоичная комбинация поступает в блок 18. Информация из блока 13 поступает на дешифратор 14, каждый выход которого соответствует одному „ номеру иэ множества возможных неисправностей проверяемого узла. Однако, существуют ситуации, когда разные неисправности приводят к появлению ( на выходе проверяемого узла одинаковые ошибочные последовательности. Предлагаемое устройство позволяет t диагностировать и такие неисправности. Сигналы дешифратора распределяются по счетчикам (неисправностей), каждый из которых закреплен за одной из неисправностей. Содержимое счетчиков поступает на вход блока 18 идентификации неисправностей. В случае появления сигнала на входе любого счетчика с выхода элемента ИЛИ 15 на управляющий вход блока 13 идентификации неисправностей поступает сигнал разрешения сравнения. Схема блока 18 может быть реализована на основе микропроцессора. Рассмотрим работу блока 18 в соответствии с фиг. 2. С приходом управляющего сигнала на входы элементов И 20 кодовая последовательность с выходов счетчиков поступает попарно (с каждой пары счетчиков) на соответствующий узел 21 сравнения. На одном из. выходов, узла сравнения появляется сигнал, показывающий, какое из многоразрядных чисел больше, либо ука1141414 эывающий на их равенство. Выходная комбинация узла сравнения является адресным входом соответствующего коммутатора 22, который подключает к своему выходу большее значение, а в случае равенства чисел любое (заранее определенное) иэ них. Схема строится по пирамидальному принципу. С выходов коммутаторов данные попадают на (2"+1)-й узел сравнений. Одно- 10 временно выходы узлов сравнения заведены на соответствующие входы дешифратора 23, через который может осуществляться вывод на индикацию вида неисправности. Выход равенства 15 значений (2 +1)-ro узла сравнения И является:: управляющим . для де шифратора и разрешает индикацию вида неисправности при ее наличии. 20 Если тестовое воздействие с выхода счетчика 3 (импульсов) некорректно, единичный сигнал на выходе блока 6 памяти не появляется, и информация с выходов проверяемого узла 10 и блока 9 памяти в блок 18 не поступает. В случае отсутствия неисправности проверка продолжается до тех пор, пока на выходах счетчика (импульсев) не появится единичная комбинация, которая поступает на вход элемента И-НЕ 7, на выходе которого появля,ется сигнал логического нуля, кото.рый поступает на вход элемента И 2, препятствуя прохождению импульсов с тактовогб генератора 1 в счетчик 3 (импульсов), Ьдновременно нулевой сигнал поступает на выход 19 устройства, сигнализируя об окончании проверки. Введение в предлагаемое устройство блока б памяти позволяет производить проверку тестов на корректность, что наряду с введенным в качестве задатчика эталонного сигнала блока 9 памяти существенно повышает достоверность контроля из-за уменьшения вероятности появления ошибок первого рода, т.е. вероятности признания годных схем негодными. Использование устройства позволяет производить проверку логических узлов с повышенной степенью интеграции. 1141414 1141414 Фиг.2 Составитель Н. Торопова Техред Л. Микеш Корректор О. Билак Редактор P. Цицика Тираж 710 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35, Раушская наб., д. 4/5 Заказ 497/37 Филиал ЛПП "Патент", г. Ужгород, ул. Проектная, 4
