Микропроцессор

 

1. МИКРОПРОЦЕССОР, содержащий регистр первого операнда, регист р второго операнда, мультиплексор, группу элементов ИЛИ, коммутатор результата, первьй блок памяти, второй блок памяти, селектор операций, демультиплексор, регистр результата, формирователь сигнала конца операции, причем первый и второй информационные входы микропроцессора соединены соответственно с информационными входами регистров первого и второго операндов, входы записи которых соединены с первым управляющим входом микропроцессора, выход регистра второго операнда, выходы элементов ИЛИ группы, выход первого блока памяти подключены соответственно к информационным входам мультиплексора с первого по третий, адресный вход микропроцессора подключен к адресному входу второго блока памяти, выход коммутатора результата подключен к информационному входу демультиплексора , первьй и второй выходы которого подключены соответственно к информационному входу регистра результата и к информационному входу первого блока памяти, первьй и второй выходы регистра результата подключены соответственно к выходу конца операции и информационному выходу микропроцессора, выход формирователя сигнала конца операции подключен к управляющему входу регистра результата , причем селектор операций содержит регистр команд, дешифратор, четыре элемента ИЛИ, причем вход регистра команд соединен с выходом второго блока памяти, первьй выход:регистра команд соединен с входом дешифратора , первьй выход которого и выход -{ :первого элемента ИЛИ селектора опера (Л ций подключены соответственно к первому и второму управляющим входам коммутатора результата, входы первого элемента ИЛИ селектора onejpaций подключены соответственно к выходам операций умножения, сдвига на один и на два разряда дешифратора , второй выход регистра команд, . выходы элементов ИЛИ селектора операций с второго по четвертый со подключены к первым входам формирователя сигнала конца операции, третий и четвертый выходы регистра команд подключены соответственно к управляющим входам мультиплексора и демультиплексора, пятый выход регистра команд подключен к адресному входу первого блока памяти, выход операции отрицания дешифратора подключен к первым входам элементов ИЛИ группы, вторые входы которых подключены к выходу операции передачи дешифратора, выходы операций сдвига на один разряд и сдвига на два разряда дешифратора подклю

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

41419 А (19) (11) 11 G 06 F 15/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ KOMHTET СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3647718/24-24, (22) 03. 10. 83 (46) 23.02.85. Бюл. М 7 (72) Б.Г.Лысиков, Г.А.Рачевская и Л.В.Чеховских (53) 681.32(088.8) (56) 1. Барраклаф В., Цзян А., Сол. В. Методы тестирования микромашинных устройств. — ТИИЭР, 1976, Ф 6.

2. Авторское свидетельство СССР

N- 717772, кл. G 06 Р 15/00, 1980 (прототип). (54)(57) 1. МИКРОПРОЦЕССОР, содержа-щий регистр первого операнда, регистр второго операнда, мультиплексор, группу элементов ИЛИ, коммутатор результата, первый блок памяти, второй блок памяти, селектор операций, демультиплексор, регистр результата, формирователь сигнала конца операции, причем первый и второй информационные входы микропроцессора соединены соответственно с информационными входами регистров первого и второго операндов, входы записи которых соединены с первым управляющим входом микропроцессора, выход регистра второго операнда, выходы элементов

ИЛИ группы, выход первого блока памяти подключены соответственно к информационным входам мультиплексо.ра с первого по третий, адресный вход микропроцессора подключен к адресному входу второго блока памяти, выход коммутатора результата подключен к информационному входу демульти.плексора, первый и второй выходы которого подключены соответственно к информационному входу регистра результата и к информационному входу первого блока памяти, первый и второй выходы регистра результата подключены соответственно к выходу конца операции и информационному выходу микропроцессора, выход формирователя сигнала конца операции подключен к управляющему входу регистра результата, причем селектор операций содержит регистр команд, дешифратор, четыре элемента ИЛИ, причем вход регистра команд соединен с выходом второго блока памяти, первый выход: регистра команд соединен с входом дешифратора, первый выход которого и выход -Q первого элемента ИЛИ селектора операций подключены соответственно к первому и второму управляющим входам коммутатора результата, входы первого элемента ИЛИ селектора операций подключены соответственно к выходам операций умножения, сдвига на один и на два разряда дешифратора, второй выход регистра команд, выходы элементов ИЛИ селектора операций с второго по четвертый подключены к первым входам формирователя сигнала конца операции, третий и четвертый выходы регистра команд подключены соответственно к управляющим входам мультиплексора и демультиплексора, пятый выход ре= гистра команд подключен к адресному входу первого блока памяти, выход операции отрицания дешифратора подключен к первым входам элементов

ИЛИ группы, вторые входы которых подключены к выходу операции передачи дешифратора, выходы операций сдвига на один разряд и сдвига на два разряда дешифратора подклю1141419 чены соответственно к третьим входам

К-1-ro и К-ro элементов ИЛИ группы, где К вЂ” количество элементов

ИЛИ в группе, входы с первого по четвертый второго и третьего элемен- . тов ИЛИ селектора операций подключены соответственно к выходам one( раций умножения, деления, сдвига на один разряд, сдвига на два разряда, сложения, вычитания, отрицания, передачи дешифратора, входы четвертого элемента ИЛИ селектора операций подключены соответственно к выходам операций конъюнкции,дизъюнкции и сложения по модулю два дешифратора, отличающийся тем, что, с целью повышения быстродействия, он содержит дешифратор первого операнда, дешифратор второго операнда, третий дешифратор, сдвигатель, блок коммутации, шифратор, вторую группу элементов ИЛИ, группу элементов НЕ н четыре группы элементов И, а селектор операций дополнительно содержит пятый и шестой элементы ИЛИ, причем первый и второй входы пятого и шестого элементов ИЛИ селектора операций подключены соответственно к выходам операций конъюнкции, передачи, отрицания и сложения по модулю два дешифратора, выход регистра первого операнда подключен к входу дешифратора первого операнда, выход мультиплексора подключен к входу дешифратора второго операнда, первый и второй выходы шифратора под- . ключены соответственно к первому и второму информационным входам коммутатора результата, кроме того, первые и вторые входы -го элемента И первой группы подключены ,соответственно к -м выходам реI гистра первого операнда и мультиплексора (< = I, N ), где разрядность микропроцессора, и соединены соответственно с первым и вторым входами 1 -ro элемента

ИЛИ второй группы, выход которого под- ключен к первому входу I -ro эле- . мента И второй группы и соединен с

I первым входом 1 -ro элемента И третьей группы, выход -го элемента И первой группы .подключен к входу -го элемента НЕ группы и соеди( нен с первым входом 1 -го элемента

И четвертой группы, второй вход

1 -ro элемента И третьей группы соединен с выходом -го элемента НЕ, выходы элементов И групп с второй по четвертую подключены соответственно к информационным входам коммутатора результата с третьего по пятый, выходы пятого и шестого элементов

ИЛИ селектора операций и выход операции дизъюнкции.дешифратора подключены соответственно к вторым входам элементов И четвертой группы,третьйм входам элементов И третьей группы и вторым входам элементов И второй группы, выход дешифратора первого операнда подключен к информационному входу сдвигателя, управляющий вход которого подключен к входу переноса микропроцессора, первый и второй выходы сдвигателя подключены соответственно к первому и второму информационным входам блока коммутации, третий информационный вход которого подключен к выходу дешифратора второго операнда, первый и второй выходы блока коммутации подключены соответственно к первому входу шифратора и входу третьего дешифратора, выход которого подключен к второму входу шифратора, информационные входы коммутатора с первого по четвертый подключены соответственно к входу переноса микропроцессора, выходу регистра первого операнда, выходу дешифратора первого операнда, выходу мультиплексора, информационный выход и выход окончания операции коммутатора подключены соответственно к второму входу формирователя сигнала конца операции и к шестому информационному входу коммутатора результата, выходы операций умножения и,. сложения дешифратора подключены к управляющему входу коммутатора.

2. Микропроцессор по п.1, о т.л и ч а ю шийся тем, что .блок коммутации содержит две группы элементов ИЛИ и группу элементов И, причем выходы элементов И группы подключены к первому выходу блока, выхо1ды элементов ИЛИ первой группы блока подключены к второму выходу блока, выход j .-го элемента ИЛИ второй группы блока подключен к первому .входу 1 -го элемента И группы (s--1, 2 -1), второй вход которого и ( соединен с первым входом 1 -го элемента ИЛИ первой группы блока, второй и третий входы < -ro элемента

ИЛИ первой группы блока соединены соответственно с первым и вторым входами 1 -ro элемента ИЛИ второй группы блока и подключены соответ1 ственно к входам 1 -ro разряда первого и второго информационных

1141419 ,входов блока, второй вход 1 -го элемента И группы соединен с входом

i-го разряда третьего информационно-! го входа блока.

Изобретение относится к вычислительной технике и цифровой автоматике и может быть использовано в электронных и вычислительных машинах и вычислительных устройствах цифровой автоматики для обработки данных.

Известен микропроцессор, содержащий регистры первого и второго операнда, мультиплексор, демультиплексор, блок памяти микропроцессора, управляющую память, регистр ре-. зультата, который обеспечивает выполнение алгебраического сложения и логических операций при помощи аппаратурных средств, а умножение и деление операндов программным и микропрограммным способами (1j.

Недостатками такого процессора являются низкое быстродействие, большой объем управляющей памяти, сложная схема управления операциями, особенно длинными, типа умножения.

Наиболее близким к предлагаемому устройству по технической сущности является микропроцессор, содержащий регистр первого операнда, регистр второго операнда, мультиплексор, демультиплексор, блок памяти микропроцессора, управляющую память, регистр результата, блок формирования псевдооперандов, матрицу узлов поразрядной обработки операндов, матрицу одноразрядных двоичных сумматоров, коммутатор результата, селектор арифметико-логических опе-. раций, формирователь длительности операций, который обеспечивает алгебраическое сложение, логическую обработку операндов, умножение и деление при помощи аппаратурных средств )2j.

Недостатком микропроцессора является невысокое быстродействие, обусловленное матричным алгоритмом умножения и его зависимость от раз,рядности операндов.

Цель изобретения — повышение быстродействия микропроцессора.

Поставленная цель достигается тем, что в микропроцессор, содержащий ре5 гистр первого операнда, регистр второго операнда, мультиплексор, группу элементов ИЛИ, коммутатор результата, первый блок памяти, второй блок памяти, селектор операций, демульти10 .плексор, регистр результата, форми-. рователь сигнала конца операции, причем первый и второй информационные входы микропроцессора соединены соответственно с информационными вхо15 дами регистров первого и второго операндов, входы записи которых соединены .с первым управляющим входом .микропроцессора, выход регистра второго операнда, выходы элементов ИЛИ

20 группы, выход первого блока памяти подключены соответственно к информационным входам мультиплексора .с первого по третий, адресный вход микропроцессора подключен к адрес25 ному входу второго блока памяти, .выход коммутатора результата подклю-. ;чен к информационному входу демультиплексора, первый и второй выходш которого подключены соответственно

511 .к информационному входу регистра результата и к информационному входу первого блока памяти, первый и второй выходы регистра результата подключены соответственно к выходу кон35 ца операции и к информационному выходу микропроцессора, выход формирователя сигнала конца операции подклю чен к управляющему входу регистра результата, причем селектор операций содержит регистр команд, дешифратор, четыре элемента ИЛИ, причем вход регистра команд соединен с выходом второго блока памяти, первый инфор мационный вход регистра команд соединен с входом дешьфратора, первый выход которого и выход первого

3 114 элемента ИЛИ селектора операций подключены соответственно к первому и второму управляющим входам коммутатора результата, входы первого элемента ИЛИ селектора операций подключены соответственно к выходам операций умножения, сдвига на один и на два разряда дешифратора, второй выход регистра команд, выходы элементов ИЛИ селектора операций -" вто- 1б рого по четвертый подключены к пер- вым входам формирователя сигнала конца операции, третий и четвертый выходы регистра команд подключены соответственно к управляющим входам мультиплексора и демультиплексора, .пятый выход регистра команд подключен к адресному входу первого блока памяти, выход операции отрипания дешифратора подключен к первым входам о элементов ИЛИ группы, вторые входы которых подключены к выходу операции передачи дешифратора, выходы операций сдвига на один разряд и сдвига на два разряда дешифратора подключены соответственно к третьим входам

К-1-го и К-ro элементов ИЛИ группы, где К вЂ” количество элементов ИЛИ в группе, входы с первого по четвер; тый второго и третьего элементов ИЛИ селектора операций подключены соответственно к выходам операций умножения, деления, сдвига на один разряд, сдвига на два разряда, сложения, вычитания, отрицания, передачи дешифратора, входы четвертого элемента ИЛИЗ5 селектора операций подключены соответственно к выходам операций конъюнкции,дизъюнкции и сложения по модулю два дешифратора, введены дешифратор первого операнда, дешифратор второго операнда, третий дешифратор, сдвигатель, блок коммутации, шифратор, вторая группа элементов ИЛИ, группа элементов НЕ и четыре группы элементов И,. а селектор операций дополнительно

45 содержит пятый и.шестой элементы ИЛИ, причем первый и второй входы пятого и шестого элементов ИЛИ селектора операций подключены соответственно к .выходам операций конъюнкции, передачи, отрицания и сложения по модулю два дешифратора, выход регистра первого операнда подключен к входу дешифратора первого операнда, выход 55 мультиплексора подключен к входу дешифратора второго операнда, первый и второй выходы шифратора подключе1419 ны соответственно к первому и второму информационным входам коммутатора результата, кроме того, перI вые и вторые входы — го элемента И первой группы подключены соответственно к 1 -м выходам регистра первого операнда и мультиплексора (1=1, N ), где М вЂ” разрядность микропроцессора и соединены соответствен1 но с первым и вторым входами s -ro элемента ИЛИ второй группы, выход ко-. торого подключен к первому входу

i-ro элемента И второй группы и сое4 динен с первым входом -ro элемента И третьей группы, выход -го элемента И первой группы подключен к входу -ro элемента HE группы и соединен с первым входом q -го элемента И четвертой группы, второй вход 1 -го элемента И третьей группы соединен с выходом 1 -го элемента НЕ, выходы элементов И групп с второй по четвертую подключены соответственно к информационным входам коммутатора результата с третьего по пя- . тый, выходы пятого и шестого элементов ИЛИ селектора операций и выход операции дизъюнкции дешифратора подключены соответственно к вторым входам элементов И четвертой ,группы, третьим входам элементов И третьей группы и вторым входам элементов И второй группы, выход дешифратора первого операнда подключен к информационному входу сдвигателя, управляющий вход которого подключен к входу. переноса микропроцессора, а выходы прямого и сдвинутого на один разряд влево кодов цодключены соответственно к первому и второму информационным входам блока коммутации, третий информационный вход которого подключен к выходу дешифратора второго ойеранда, первый и второй выходы блока коммутации подключены соответственно к первому входу шифратора и входу третьего дешифратора, выход которого подключен к второму входу шифратора, информационные входы коммутатора с.первого по четвертый подключены соответственно к входу переноса микропроцессора, выходу регистра первого операнда, выходу дешифратора первого операнда, выходу мультиплексора, информационный выход и выход окончания. операции коммутатора подключены соответственно к второму входу формирователя сигнала конца опе1141419 рации и к шестому информационному входу коммутатора результата, выходы операций умножения и сложения дешифратора подключены к управляющему входу коммутатора. 5

Блок коммутации содержит две группы элементов ИЛИ и группу элементов И, причем выходы элементов И группы подключены к первому выходу блока, выходы элементов ИЛИ первой группы блока подключены к второму выходу блока, выход -го элемента

ИЛИ второй группы блока подключен к первому входу -ro элемента И

К группы (< =1,2 -1), второй вход 15 которого соединен с первым входом

< --го элемента ИЛИ первой группы блока, второй и третий входы i -ro элемента ИЛИ первой группы блока сое" динены соответственно с первым и вто-20 рым входами 1 -го элемента ИЛИ второй группы блока и подключены.соответственно к входам 1 -го разряда первого и второго информационных входов блока, второй вход 1 -го элемента И 25 группы соединен с входом < -го разряда третьего информационного входа блока.

На фиг.1 представлена структурная схема микропроцессора; на фиг.2 — функциональная схема сдвигателя, на фиг.3 — функциональная схема блока коммутации; на фиг.4 — функциональная схема коммутатора; на фиг.5 - функциональная схема третьего дешифратора; на фиг.6— функциональная схема блока логических. операций, на фиг.7 — функциональная схема коммутатора результата, на фиг.8 — функциональная схема группы элементов ИЛИ, на фиг.9 — функцио40 нальная схема формирователя сигнала конца операций, на фиг. 10 — функциональная схема селектора операций.

Микропроцессор (фиг. 1) содержит регистр 1 первого операнда, регистр 2 второго операнда, мультиплексор 3, группу элементов ИЛИ 4, коммутатор 7, селектор 8 операций, формирователь 9 сигнала конца операций, демультиплексор 10, первый блок 11 памяти, второй блок 12 памяти, регистр 13 результата, связи 14-26 управляющих сигналов, дешифратор 27 первого опе- ранда, сдвигатель 28, дешифратор 29 .второго операнда, коммутатор 30, блок 31 коммутации, третий дешифратор 32, шифратор 33, блок 34 логических операций.

Обозначим через И разрядность входных шин. Для определенности и простоты принято и =4.

Сдвигатель 28 (фиг.2) содержит первую и вторую группы по (2 -1) п элементов И 35 — 39 и 40-43.

Блок 31 коммутации (фиг.3) содержит первую и вторую группы по (2 — 1) элементов ИЛИ 44-47 и 48-51 и группу из (2 -1) элементов И 52-55. и

Коммутатор 30 (фиг. 4) содержит группу элементов И и элементов ИЛИ формирования фнукций,- 2 .56-68 соответственно, элементы ИЛИ 69-71 формирования старших разрядов первого операнда, элементы И 72-75 передачи второго операнда, элементы

И 76-78 передачи сформированных старших разрядов первого операнда и элементы И 79-82 передачи первого операнда.

Третий дешифратор 32 (фиг..5) содержит треугольную матрицу элементов И 83-97, состоящую из (2и — 2) столбцов и (2 -2) строк. и

Блок логических операций (фиг.6)

1 содержит и узлов поразрядной обработки, каждый нз которых содержит четыре элемента И 98-101, элемент

ИЛИ 102, элемент НЕ 103.

Коммутатор 7 результата (фиг.7) содержит группу элементов И 104-116 и элементов ИЛИ 117-121 для формирования 2 и -разрядного результата.

Группа элементов ИЛИ 4 (фиг.8) содержит элементы ИЛИ 122-124.

Формирователь 9 сигнала конца операции (фиг.9) содержит группу элементов И 125-127, группу элементов

ИЛИ 128 и 129, группу триггеров

130-132, элемент ИЛИ 133 и генератор

134 импульсов.

Селектор операций 8 (фиг.10) содержит регистр 135 команд, дешифратор 136 и элементы ИЛИ 137-142.

Микропроцессор работает следующим образом.

Пусть для определенности он должен выполнитф одиннадцать основных операций из следующего списка (список может быть видоизменен):сложение алгебраическое, вычитание алгебраическое, умножение, деление, конъюнкция (поразрядная), дизъюнкция (поразрядная), отрицание (поразрядное) битов первого операнда, сложение по модулю два (поразрядное), сдвиг влево на один разряд первого !

141419 8

7 операнда, сдвиг влево на два разряда первого операнда, передача первого операнда без сдвига.

Номера операций в двоичной системе. счисления будем считать в дальнейшем кодами соответствующих операций (сложение-.0001, вычитание 001 О и т.д. ) .

Выполнение операций сложения, ум;ножения. В качестве сумматора-умно жителя используется комбинационная схема, построенная по принципу ПЗУ (т. е. по принципу дешифратор-шифратор), Обозначим операнды буквами А и В.

Для 11 -разрядных входных операндов требуется 2п-входовой дешифра1 тор, на выходе которого формируется 2 "-разрядный унитарный код ре/ зультата сложения, умножения или адрес ячейки результата. Унйтарный код результата с помощью шифрая ора преобразуется в комбинационнцй код

2il -разрядного произведения и и-разрядной суммы с выходным .переносом.

Такой метод выполнения умножения и сложения позволяет значительно повысить быстрОдействйе по сравнению с матричным методом, но приводит к увеличению количестВа оборудования. Вместе с тем увеличение оборудования не получается очень значительным, поскольку в принятом методе имеются свои возможнос и сокращения оборудования.

На основании коммутативного закона (от перестановки входных опе"

4 рандов сумма, произведение не меня- 3 ются, т.e. А+В=В+А и А В=-В А) можно. почтй в два раза сократить оборудование при незначительном уве,личении времени выполнения операций.

- Поясним это на примере, для про- : 4 стоты приняв 2 (А В=О,1,2,3).

Для получения всех возможных сумм (произведений) необходимо реализовать следующую. таблицу сложения (умножения) 4 рации входной информации, но с учетом хоммутативного закона. Длина этого слова почти в два раза мейьше длины унитарного слова при обычной адресной дешифрации, которая равна

Для еще большего уменьшения коли чества оборудования в предлагаемое устройство введен сдвигатель 28, а для уменьшения времени выполнения операций введен коммутатор 30.

Эта таблица имеет вид матрицы, симметричной относительно диагонали (А=В). Искусственно организованная инвариантность схемы к порядку следования операндов позволит со- . кратить таблицу сложения (умноження) почти в два раза, что в свою очередь, приводит примерно к такому же сокращению количества оборудования.

1п Именно такую задачу и решают дешифраторы операндов и блок коммутации, причем дешифраторы в данном случае решают задачу перекодировки операндов в 2 -разрядный унитарный код, 5

15 а блок коммутации при помощи первой группы элементов ИЛИ объединяет унитарные коды операндов по ИЛИ в единый 2 -разрядный код обобщенного операнда, в каждом слове которого

211 может содержаться не более двух единиц и который инвариантен к порядку следования. операндов.

Дальнейшая задача — выделить из множества обобщенных операндов под25 множество слов с одной единицей (унитарный код) для А=В, а подмножество слов с двумя единицами для .АФВ преобразовать в унитарный код.

Первое подмножество выделяется при помощи элементов И блока коммутации. Второе подмножество преобразуется при помощи третьего дешифра.тора, в котором треугольйая матрица элементов И формирует из двухедиияч5 ных слов одноединичные (унитарные)

° С к-разрядные слова (где. С - число сочетаний по 2 из 2").

Если имеется хотя бы один ненуле,вой код на выходе линейки конъюнкто-1 ров блока коммутации, то на выходе третьего дешифратора все коды нулевые и наоборот. Таким образом, выходные сигналы блока коммутативного и выход- . ные сигналы третьего дешифратора можно считать единым двоичным (С -+ 2 )-разрядным словом в уния тарном коде. Это слово по сути своей является результатом адресной дешиф- .

9 11414

Исходные операнды А и В по сигна-: лу из центрального устройства управления, приходящему по связи 20, по.— ступают из регистров 1 и 2 первого и второго операндов на дешифраторы 27 и 29 первого и второго операндов (операнд В проходит на дешифратор 29 через мультиплексор 3). Далее с выходов дешифраторов. 27 и 29 унитарные 2 -разрядные коды входных 1р и операндов поступают на входы блока 31.

Причем унитарный код операнда А на вход блока 31 поступает скорректированным или нескорректированным в блоке 28. При выполнении операции 15 сложения блок 28 производит сложение входного переноса с операндом А путем сдвига унитарного кода, поступающего с выхода дешифратора 27, на один разряд влево. В случае отсутствия входного переноса, поступающего по связи 19, срабатывает первая группа элементов И 35-39, на которую поразрядно заведены выходы

2-16 дешифратора 27 (исключая ну- 25 левое значение) и нескорректированУ

- ный код операнда А при сложении и умножении передается в блок 31.

При наличии входного переноса срабатывает вторая группа элементов И 40-43, на которую поразрядно заведены сдвинутые на один разряд влево выходы 1-15 дешифратора 27.

В данном случае сдвиг влево равнозначен сложению исходного слова с

35 единицей, поскольку в унитарном коде веса соседних разрядов отличаются на одну единицу.

В блоке 31 одноименные разряды (исключая нулевые значения) унитар- 4О .ных кодов скорректированного или нескорректированного первого и второго операндов объединяются по "ИЛИ" группой элементов ИЛИ 44-47 и по "И" группой элементов И 52-55.

Для каждой пары операндов А и В (, ) от 1 до 21-1) при АфВ вырабатываются два сигнала А; ч В; и А 1 В, соответствующие одному комбинационному коду (ячейке) шифратора 33, которые поступают для даль. нейшей дешифрации в блок 32.

При А=В на выходах группы элементов И 52-55 вырабатывается сигнал 55

А A H„ — унитарный код (адрес) результата, который поступает на второй групповой вход шифратора 33.

l9

В блоке 32, который является второй ступенью общего дешифратора, на выходах элементов И 83 — 97 вырабатывается унитарный код в результате проверки на истинность всех пар разрядов выходного кода первой группы элементов И блока 31. Количество элементов И блока 32 без учета нулевых значений операндов можно подсчитать по формуле ! (г - () - (2"-11 (2"-» (г - 2) г г

Унитарные коды с выхода блока 32 поступают в шифратор 33, где преобразуются в комбинационные коды произведений и сумм 5, поступающих соответственно на третий и четвертый групповые входы коммутатора 7 результата. С выхода коммутатора 7 в зависимости от управляющего сигнала, поступающего на первый вход коммутатора 7, с четвертого выхода селектора 8, сумма или произведение пропускается на демультикомплексор 10 и выходной регистр 13.

Для уменьшения среднего времени выполнения операций нулевые значения операндов нри сложении и единичные при умножении анализируются в бло- . ке 30, и результат анализа передается в коммутатор 7 результата, минуя блоки 28, 31, 32 и шифратор 33.

В блоке 30 вырабатываются функции 2, - передачи операндов в коммутатор 7 результата.

Функция Е формирует выходной пере- нос С,„при сложении, если А=2 -1

K,=a,.a,-a> ад-с».

Функция Х разрешает передачУ на выход второго операнда В, если.

А=2 -l С =1 или А=О С =0 при

Вх t к сложении и если А=2 при умножении

X =Z, а;5 .азам св„-c, ÷a,à,àça „.

Функция 4y формирует младший разряд первого операнда А, если В=О, С „=1, q =О, АФ2 -1

X>=aq.,-т, зт с „(а,ча,чазч а ), Р

Функция Хд разрешает передачу скорректированного с учетом переноса разрядов (т.е. без младшего, равного нулю) кода первого операнда, если

В=о, С „=1, а =1, АФ2"-1

11414,19

Zq 0„m, ™ã «m .m .ñ зх (™,чу гчсг эД. функция 2 передачи разрядов первого операнда без младшего при В=О, С =1 04--0 и при В=О С =0 при

Вх 4 ех 5 сложении и при В=2 при умножении равна

7 э =Еэч ю„ г г зю4с 9х сх ю„англ э 4 3н

Функция Е .передачи младшего раз- 10 ряда первого операнда при ВО, С =0 при сложении и при В=2 при о

8х умножении равна ь — т,юг3мэтйэсs с ч%„тгтэт 4)м 15

Функции Х, и 4>.с выхода блока 30. поступают в коммутатор 7 результата на дизъюнкторы соответствующих: выходных разрядов, а функции Е2 и

Е, разрешают выдачу.в коммута- 217 тор 7 разрядов первого операнда

А„ и А„ и второго операнда М . и

1 И вырабатывают сигнал конца операции в блоке 9.

Вычитание вынопняется аналогична 25 сложению. В этом случае предварительно лишь необходимо инвертировать знак второгб операнда (вычитаемого) и преобразовать оба операнда:в дополнительный (обратный) код, после Зп чего выполняется описанная процедура сложения.

Выполнение логических операций конъюкции, дизъюнкции и сложения по модулю два. В выполнении логичес- З ких операций участвуют регистры

1 и 2 первого и второго операндов, мультиплексор 3, блок 34, селектор 8 операций, коммутатор 7 результата, демультиплексор 10 и выходной ре- 4О гистр 13.

Операнды А и В поступают соответ- . ственно с выходов регистра 1 и мультиплексора 3 на входы блока 34.

Блок 34 состоит из 11 -узлов поразрядной обработки операндов (фиг.3), каждый из которых обеспечивает выполнение конъюнкции 1,;о„ дизъюнкции. i о;van„è сложения по модулю два1 a, @ лг;, в зависимости

1 от управляющего сигнала, поступающего с шестого селектора 8. Выходы 11;, 1 °, 1,;, =(, образуют первый, второй и третий групповые вы- ; ходы блока 34: и " в г г " г гп з

Р.. э.*" 4 .

Выходы 11 ° F2 и пос тупают соответственно на третий, четвертый и пятый групповые входы коммутатора 7 результата. Далее через демультиплексор 10 результат поступает в выходной регистр 13.

Выполнение унарных операций прямой передачи, отрицания и сдвига влево первого операнда. При выполнении этих операций всегда участвует блок 4, вырабатывающий псевдооперанды, являющиеся некоторыми константами, которые участвуют в этих (унарных) операциях вместо второго операнда.

При выполнении прямой передачи пер-., вого операнда блок 4 вырабатывает псевдооперанд У1 =1111. Блок 34 логических операций настраивается при помощи селектора 8 на выполнение конъюкции. В результате поразрядной конъюнкции первого операнда и псевдооперанда осуществляется прямая пере-. дача первого операнда.

При выполнении операции отрицания первого операнда блок 4 вырабатывает псевдооперанд . fg . 1111, но. селектор 8 настраивает блок 34 логических .операций на операцию сложения по модулю два. В результате поразряд-. ного сложения по модулю два первого операнда А и псевдооперанда 1 осуществляется.отрицание.

Для выполнения сдвигов влево пер- вого операнда блок 4 вырабатывает псевдооперанд М 0010 при сдвиге на адин разряд и псевдооперанд 14= 0100 при сдвиге на два разряда. Селектор 8 настраивает нужные блоки микропроцессора на выполнение команды умножения. В результате умножения первого операнда А на константы 0010 или 0100, осуществляется сдвиг этого операнда влево на один или два разряда соответственно.

Использование принципа. прямого перекодирования операндов в результаты сложения и умножения .(табличной арифметики) выгодно отличает. предлагаемый микропроцессор от известного1в котором. используется традиционный принцип сложения (одинарного при операции СЛОЖЕНИЕ и многократного при операции УИНОЖЕНИЕ), в результате чего возникают длинные последовательные цепочки оборудования и следовательно, снижается быстродействие.

13 1141419 14

11редложенные структурные измене- .микропроцессоров (при выполнении ния позволяют получить значительный операции сложения в 1,5 раза, при положительный технико-экономический выполнении операции умножения в 3 ра

;. эффект — увеличить быстродействие за).

21 нфорииционные Входы киюропроцессора

Фиг.1

1141419

Фиг.2

С 28

1141419

1141419

1141419 св

С1 а1 с5 т

1141419

Фи!.7

1141419

0111

13771

1001

Раг В

СИР

0011 (0100

1001

1010)

ОЮ1 (0010

Р111

1011)

0101 (0110

1000)

Z2

gljt

1141419 на 7 ни3

Составитель М.Силин

Редактор Р.Цицика Техред Л.Микееш Корректор О.Билак

Заказ 497/37 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4