Устройство для преобразования двоичных чисел в двоично- десятичные и обратно

 

УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ДВОИЧНЫХ ЧИСЕЛ В ДВОИЧНО-ДЕСЯТИЧНЫЕ И ОБРАТНО, содержащее входной регистр , первый вход которого соединен с информационным входом устройства, а второй вход подклкссен к первому выходу распределителя импульсов, второй выход которого соединен с входом сдвига ВЫХОДНОГО сдвигового регистра , информационный вход которого подключен к выходу блока промежуточных преобразований, выход выходного СДВИГОВОГО регистра является выходом устройства, отличающееся тем, что, с целью его упрощения, оно дополнительно содержит селектор тетрад , информа ционные вход и выход которого подключены к выходу входного регистра и входу блока промежуточных преобразований соответственно, управляющие входы селектора тетрад соединены с первой Группой выходов распределителя импульсов, вторая группа выходов которох-о подключена к группе входов блока промежуточных преобразований , причем блок промежуточных преобразований содержит буферный регистр и П W/8 ярусов преобразований (где N - количество битов преобразуемого числа), каждый из которых содержит два входных, два выходных регистров, первьй и второй блоки памяти , первый и второй селекторы, выходы которых соединены с информационными входами соответствую щх входных регистров, выходы которых соединены с адресными входами соответственно первого и второгоблоков памяти , выходы которых подключены к информационным входам соответствующих выходных регистров, причем выход первого ВЫХОДНОГО регистра, кроме выходного регистра последнего яруса, соединен с информационными входами (Л вторых селекторов того же и следующего ярусов, выход первого выходного регистра последнего яруса соединен с входом буферного регистра, выходом подключенного к первому входу первого селектора последнего яруса , выход второго ВЫХОДНОГО регистра 4 каждого, кроме первого, яруса соедиISD нен с первым информационным входом первого селектора того же яруса и 00 первым информационным входом первого го селектора предьщущего яруса, выход Од второго ВЫХОДНОГО регистра первого яруса подключен к управляющему входу первого селектора и является выходом блока промежуточных преобразований, управляющие входы селекторов, входных и выходных регистров и блоков памяти подключены к соответствующим выходам первой группы распределителя импульсов.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

PECr1VSJlHH (! 9) () 1) 4(5() G 06 F 5/00

1 4-

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCKOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3629694/24-24 (22) 03.08.83 (46) 28,02.85. Бюл. N 8 (72) Э.Г.Андреасян, А.Г.Арутюнян, А.Х.Акопян и Х.Г.Шароян (53) 681.325(088.8) (56) 1. Патент Франции Ф 2325102, кл. G 06 F 5/02, опублик. 1973.

2. Патент Великобритании

Ф 1544015, кл. С4А, опублик. 1979 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ДВОИЧНЫХ ЧИСЕЛ В ДВОИЧНО-ДЕСЯТИЧНЫЕ И ОБРАТНО, содержащее входной регистр, первый вход которого соединен с информационным входом устройства, а второй вход подключен к первому выходу распределителя импульсов, второй выход которого соединен с входом сдвига выходного сдвигового регистра информационный вход которого под. ключен к выходу блока промежуточных .преобразований, выход выходного сдвигового регистра является выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью его упрощения, оно дополнительно содержит селектор тетрад, информационные вход и выход которого подключены к выходу входного

: регистра и входу блока промежуточных

:преобразований соответственно, управляющие входы селектора тетрад соеди.нены с первой группой выходов распределителя импульсов, вторая группа выходов которого подключена к группе входов блока промежуточных преобразований, причем блок промежуточных преобразований содержит буферный регистр и )) = )1/8 ярусов преобразований (где К вЂ” количество битов преобразуемого числа), каждый из которых содержит два входных, два выходных регистров, первый и второй блоки памяти, первый и второй селекторы, выходы которых соединены с информационными входами соответствуккцих входных регистров, выходы которых соединены с адресными входами соответственно первого и второго блоков памяти, выходы которых подключены к информационным входам соответствующих выходных регистров, причем выход первого выходного регистра, кроме выходного регистра последнего яруса, соединен с информационными входами вторых селекторов того же и следующего ярусов, выход первого выходного регистра последнего яруса сое.динен с входом буферного регистра, выходом подключенного к первому входу первого селектора последнего яруса, выход второго выходного регистра каждого, кроме первого, яруса соединен с первым информационным входом первого селектора того же яруса и

:первым информационным входом первого селектора предыдущего яруса, выход второго выходного регистра первого яруса подключен к управляющему входу первого селектора и является выходом блока промежуточных преобразований, управляющие входы селекторов, входных и выходных регистров и блоков памяти подключены к соответствующим выходам первой группы распределителя импульсов.

1142826

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах

ЭВМ.

Известно устройство для преобразования двоичных чисел в двоично-десятичные и обратно, содержащее четырехразрядные сдвигающие регистры, матрицы преобразования и генератор синхроимпульсов f1) .

Однако устройство имеет низкое быстродействие, что связано с последовательным принципом обработки значений разрядов.

Наиболее близким техническим решением к предложенному является устройство для преобразования двоичных чисел в десятичные и обратно, содержащее входной регистр, блок промежуточ20 ных преобразований, выходной сдвиговый регистр, распределитель импульсов, первый выход которого соединен с вторым входом входного регистра, первые входы которого являются входом

25 устройства, четвертый выход распределителя импульсов соединен с вторым входом выходного сдвигового регистра, первые входы которого соединены с выходами блока промежуточных преобразований (21.

Недостаток известного технического решения заключается в сложности схемы и низкой скорости преобразования.

Цель изобретения — упрощение уст- 35 ройства при одновременном повышении скорости преобразования.

Поставленная цель достигается тем, что устройство для преобразования двоичных чисел в двоично-десятич-40 ные и обратно, содержащее входной регистр, первый вход которого соединен с информационным входом устройства, а второй вход подключен к первому выходу распределителя импульсов,вто- 45 рой выход которого соединен с входом сдвига выходного сдвигового регистра, информационный вход которого подключен к выходу блока промежуточных преобразований, выход выходного сдвиго- 50 вого регистра является выходом устройства, дополнительно содержит се.лектор тетрад, информационные вход и выход которого подключены к выходу входного регистра и входу блока 55 промежуточных преобразований,соответственно, управляющие входы селектора тетрад соединены с первой группой выходов распределителя импульсов, вторая группа выходов которого подключена к группе входов блока промежуточных преобразований, причем блок промежуточных преобразований содержит буферный регистр и n=N/8 ярусов преобразований (где N — количество .битов преобразуемого числа), каждый из которых содержит два входных, два выходных регистра, первый и второй блоки памяти, первый и второй селекторы» выходы которых соединены с информационными входами соответствующих входных регистров, выходы которых соединены с адресными входами соответственно первого и вто" рого блоков памяти, выходы которых подключены к информационйым входам соответствующих выходных регистров, причем выход первого выходного регистра, кроме выходного регистра последнего яруса, соединен с информационными входами вторых селекторов того же и следующего ярусов, выход первого выходного регистра последнего яруса соединен с входом буферного регистра, выходом подключенного к первому входу первого селектора последнего яруса, выход второго выходного регистра каждого, кроме первого, яруса соединен с первым информационным входом первого селектора того же яруса и первым информационным входом первого селектора предыдущего яруса, выход второго выходного регистра первого яруса подключен к управляющему входу первого селектора и является выходом блока промежуточных преобразований, управляющие входы селекторов, входных и выходных регистров и блоков памяти подключены к соответствующим выходам первой группы распределителя импульсов.

На фиг.1 представлена блок-схема устройства, на фиг.2 — схема блока промежуточных преобразований; на фиг.З вЂ” промежуточные результаты примера преобразования числа в двоично-десятичный код.

На фиг.1 обозначено: входной регистр 1, селектор 2 тетрад, блок 3 промежуточных преобразований, выходной сдвиговый регистр 4, распределитель импульсов 5, первый выход 6 рас. пределителя импульсов, первая группа

7.1-7.К выходов (где К вЂ” количество управляющих входов, необходимых для селекции тетрад преобразуемого чис3 1142826 4 ла) распределителя импульсов, вторая тичного кода 12 появляется на выходе группа выходов 8-11 распределителя блока памяти 19.t, a младшая тетрада импульсов, второй выход 12 распреде- 0010 (2) — на выходе блока памяти лителя импульсов, вход 13 и выход 14 20.1. Это двоично-десятичное число блока промежуточных преобразований. 5 с выходов блоков памяти 19.1 и 20.!

Блок 3 промежуточных преобразований принимается соответственно на регист см.фиг. 2) содержит n=N/8 ярусов пре- ры 21 ° 1 и 22. 1. Старшая тетрада этообразований 3.1-3.j где 0 количест- го кода (0001) представляет собой во битов преобразуемого числа, j старшую шестнадцатиричную цифру два=1,2,..., п, и буферный регистр 23. !О ичного числа (частного), получаемого

Каждый ярус блока промежуточных пре- от деления исходного двоичного числа образований содержит первый и второй на основании системы счисления, в коселекто ы 15 р, 16, два входных регист торую переводится исходное число ра 17, 18, первый и второй блоки па- (в данном случае на 10). Эта тетрада мяти 19, 20, два выходных регистра 15 на втором ярусе подвергается такому

21 22 б фе ный е уф р " р гистр 23 блока же преобразованию, как и старшая тетпромежуточных преобразований. рада исходного числа на первом ярусе.

Рассмотрим работу устройства на Одновременно с передачей старшей тетпримере, когда количество битов пре- рады исходного числа ла на второи ярус образуемого числа N 32. Тогда n=4, 20 младшая тетрада (0010) этого числа с

К 3 выхода регистра 22.1 поступает на

Число, подлежащее преобразованию, входной регистр 17.1 через селектор поступает на регистр 1, с выхода ко- 15.1 первого яруса, а на регистр торого тетрады этого числа поочеред- 18.1 через селектор. !6.1 поступает но, под управлением сигналов, посту- 25 вторая тетрада исходного числа Е сла. сли, иици по шинам 7. 1-7.3 распределите- например, эта тетрада имеет значение ля импульсов, начиная со старшей тет- 1111(F) то код 0010 11t1(2F) обраУ рады, через селектор тетрад 2, посту- зованный содержимым регистров 17 1 пают на вход 13 блока промежуточных и 18.1, преобразуется в блоках памяпреобразований, далее под управлени- З0 ти 19 1 и 20 1 и . в двоично-десятичный ем сигнала, поступающего по шине 8 код, .который равен 47 (0100, 0111), через селектор 16.1 пост а р ., о упают на и передается на выходные регистры регистр 18,1 (см.фиг.2) . Восьмибит- 2 1. 1 и 22 ° 1. ный код информации с выходов входных регистров 17. 1 и 18. 1 поступает на Одновременно с получением на выадресные входы блоков памяти 19.1 и ходе пеРвого яРУса РезУльтата преоб35

20.1, выполняющих функцию преобразо. Разованин второй тетрады На выходе вания входной информации из двоичной втоРого яРУса получается Результат системы в двоично-десятичную и наобо. пРеобРазованиЯ стаРшей тетраДы частрот. ного, полученного в предыдущем шаге .

40 на выходе первого яруса. Затем старВ исходный момент, когда на входно регистр 18. 1 передается старшая и шая тетрада результата преобразования с выхода второго яруса передаеттетрада преобразуемого числа, входной регист 17 1 регистр . имеет нулевое значение. ся на вход третьего яруса, младшая тетрада — на вход того же яруса, а Информация этой тетрады преобразуется45 старшая тетрада с выхода первого яру. из одной системы в другую и помещается в регистры 21.1 и 22.1. Например младшая тетрада — на вход того же в режиме десятичного греобраэования, яруса, которая совместно с третьей если двоичный код старшей тетрады тетрадой исходного числа, поступивпреобразуемого числа имеет значение 50 ш

1100 (С), то код 0000 1100 (ОС), образованы пФ раэованнь содержимым регистров 1 .1, 18. 1 первого яруса, образует новый байт для дальнейшей обработки. и ., поступает на входы блоков памяти 19.1 и 20,1, на выходах которых - Таким образом, устройство работает появляется код 0001 0010 (12), пред.- 55 конвейерным способом. В каждом шаге ставляющий собой двоично-десятичный преобразования на входные регистры код двоичного числа 1100 (С), причем всех ярусов поступают результаты престаршая тетрада 0001(1) двоично-деся- образования предыдущего шага, а на. 1142826 выходные регистры — результаты преобразования того же шага.

После ввода последней тетрады исходного числа на выходе четвертого яруса появляется результат обработки 5 третьей цифры четвертого частного от деления исходного числа, а эатем— последовательных частных на основание системы счисления, в которую переводится исходное число, а на выходе 10 регистра 22.-1 первого яруса появляется тетрада окончательного результата. В это время на буферном регистре 23 находится первая тетрада пятого частного, которая получена в 15 предыдущем шаге на выходе регистра

21.4 четвертого яруса.

После ввода последней тетрады кончается режим работы блока промежуточных преобразователей "Ввод" и начинается режим "Вывод". Управляющий сигнал на шине 8 меняет свою полярность и к входным регистрам 18.j получают доступ выходные регистры 21.j того же яруса, а к входным регистрам 17.jвыходные регистры 22.j+1 следующего яруса, кроме четвертого яруса, на входной регистр 17.4 которого поступает выход буферного регистра 23. В режиме "Вывод" меняется направление ®О потока информации снизу вверх. Здесь имеет место тот факт, что после ввода последней цифры на первом ярусе завершается процесс деления исходного числа на основание системы счис- З5 ления, в которую переводится исходное число. На выходе регистра 22. 1 появляется первая тетрада окончатель. ного результата, тем самым освобождается первый ярус и его можно исполь- 40 зовать для завершения в следующем шаге процесса деления частного, полученного m деления исходного числа, которое для этого проводилось на второй ярусе. Содержимое регистра 21.1, "5 которое является последней цифрой частного, полученного от деления исходного числа на основание системы счисления, через селектор 16.1 поступает на регистр 18 . 1. На регистр 17. 1 0 через селектор 15.1 с выхода регистра 22.2 второго яруса поступает остаток, полученный в результате преобразования предпоследней тетрады первого частного, который до этого обра-5> батывался на втором ярусе. Код, образованный содержимым регистров 17.1 и

18.1, обрабатывается в блоках памяти

19.1 и 20;1 таким же образом, как и в режиме "Ввод". Этим завершается процесс деления первого частного, и на регистре 22.1 получается вторая тетрада окончательного результата.

Такое перемещение освобождает второй ярус и получение третьего частного с третьего яруса переводится на второй ярус. С выхода регистра 22.2 через селектор I6.2 на регистр 18.2 поступает предпоследняя цифра второго частного, а на регистр 17.2 через селектор 15.2 с третьего яруса поступает остаток от обработки предпоследней цифры второго частного. В результате обработки кода, образованного содержимым регистров 17.2 и 18,2, в блоках памяти 19.2 и 20.2 на регистре

21.2 получается предпоследняя цифра третьего частного, а на регистре

22.2 — остаток от обработки предпоследней цифры второго частного.

В следующем шаге на первом ярусе завершается процесс деления второго частного и на регистре 22.1 получается третья тетрада окончательного результата. В этом же шаге на регист. ре 21.1 получается последняя тетрада третьего частного, которая используется в следующем шаге для получения последующей тетрады окончательного результата. Таким же образом информация перемещается с четвертого яруса на третий, далее — на второй и первый ярусы и получается очередная тетрада окончательного результата. Деления четвертого частного, старшая тет. рада которого получена на буферном регистре 23, начинается на четвертом ярусе и, перемещаясь на каждом шаге, завершается на первом ярусе. В каждом шаге режима "Вывод" на первом ярусе завершается процесс деления очередного частного и на выходе регистра

22.1 появляется очередная тетрада окончательного результата. Эти тетрады передаются на выходной сдвигакиций регистр 4 (см.фиг.1), где, сдвигаясь в каждом шаге, накапливаются, образуя конечный результатпреобразования исходного числа.

В таблице на фиг.3 приведены промежуточные результаты примера преобразования максимального 32-битного положительного числа 7FFFFFFF (представленного в прямом коде) в двоич- но-десятичный код 214783647. На фиг.3 по горизонтали показаны содержимые

1142826

Благодаря использованию изобретения значительно ускоряется выполнение команд преобразования чисел. Ускоре25 ние операционной части этих команд обеспечивается по сравнения с известными более, чем в 4,7 раза. входных и выходных регистров каждого яруса, а также значение входного регистра 1 (см.фиг.1) и буферного регистра 23 (см.фиг.2). Слева от вертикальной сплошной линии приведены 5 номера яруса буферного и входного .регистров. Иежду штрихованными линиями на первых и вторых строках приведены значения входных и выходных регистров соответственно для каждого 10 яруса в каждом шаге. Номера шагов

;:приведены в нижней части таблицы, под сплошной горизонтальной линией. . Над верхней штрихованной линиеч при-! ведено значение входного регистра 1, : а под нижней штрихованной линией— ! значение буферного регистра 23.

Стрелками показано формирование оче,редного преобразуемого байта для данного яруса как в режиме "Ввод", так 20 ,и s режиме "Вывод",.а в прямоугольни, ках указаны значения тетрад результа..та. Шаги 1+8 выполняются в режиме

:"Ввод", а шаги 9+17. — в режиме "Вывод".

Система счисления, в которую переводится исходное число, определяется значением управляющего сигнала с распределителя импульсов 5, передаваемого по шине 10, который вызывает активизацию одной из областей адресного пространства элемента памяти, предназначенного для преобразования байта данных из двоичной системы в двоично-десятичный и наоборот.

Работа устройства преобразования синхронизирована управляющими синхросигналами через входы 10 и 11. Время преобразования разделено на такты.

Каждому шагу преобразования соответствует один такт. В каждом такте работы устройства синхросигналом с шины 10 данные принимаются на входные регистры всех ярусов, а синхросигналом с входа 11 — на выходные регистры.

1142826

1142826

Фнпиал ППП "Патент", r. Ужгоррд, уп. Проектмм, 4

ВНИК ПИ

Тираж 710

Заказ 737/41

Подаисяое ч » 4- 1Ъ

1 С лЪ нЪ

Устройство для преобразования двоичных чисел в двоично- десятичные и обратно Устройство для преобразования двоичных чисел в двоично- десятичные и обратно Устройство для преобразования двоичных чисел в двоично- десятичные и обратно Устройство для преобразования двоичных чисел в двоично- десятичные и обратно Устройство для преобразования двоичных чисел в двоично- десятичные и обратно Устройство для преобразования двоичных чисел в двоично- десятичные и обратно Устройство для преобразования двоичных чисел в двоично- десятичные и обратно 

 

Похожие патенты:

Изобретение относится к построению сетей связи для передачи информации по вычислительным сетям

Изобретение относится к автоматике и вычислительной технике, в частности, может быть использовано в системах обработки информации при реализации технических средств цифровых вычислительных машин и дискретной автоматики

Изобретение относится к автоматике и вычислительной технике, в частности может быть использовано в системах обработки информации при реализации технических средств цифровых, вычислительных машин и дискретной автоматики

Изобретение относится к портативным электронным устройствам и может быть использовано, в частности, для увеличения продолжительности работы аккумуляторных батарей, используемых в портативных электронных устройствах

Изобретение относится к устройствам автоматики и вычислительной техники, и может быть использовано, например, в преобразователях “перемещение-код” приводов контрольно-измерительных систем

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления

Изобретение относится к области кодирования и декодирования контента, в частности к извлечению данных из буфера и загрузки их в буфер

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др
Наверх