Дискретная линия задержки
ДИСКРЕТНАЯ ЛИНИЯ ЗАДЕРЖКИ, состоящая из последовательно соединенных входного каскада и К однотипных время задерживающих ячеек, входной каскад состоит из транзистора,коллектор которого через нагрузочньй резистор :соединен с шиной источника питания, база транзистора соединена с источником входного сигнала и через резистор с шиной источника питания, эмит ,тер транзистора соединен с общей ,времязадерживающая ячейка состоит Iиз первого транзистора,база которого , (Соединена с коллектором транзистора гг входного каскада, коллектор - с шиной источника питания, эмиттер через первый резистор - с общей шиной и накопительного, конденсатора, одна обкладка которого соединена с резистором в цепи змиттера первого транзистора , а другая - с базой второго транзистора, которая через второй резистор соединена с шиной питания, эмиттер второго транзистора соединен с общей шиной, а коллектор через третий резистор - с шиной источника питания, отличающа-яся тем, что, с целью увеличения длительности задержки в каждую времязадерживающую ячейку введены диод включенный в прямом направлении между (П эмиттером первого транзистора вреняС задерживанщей ячейки и вторым резистором , развязывающий резистор и дополнительный источник питания, подключенный через развязывающий резистор к первой г йкоадке конденсатора. |
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
q g Н 03 К 5/13
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
H АВТОРСИОМУ СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3398430/24-21 (22) 19.02.82 (46) 15.03.85. Бюл. Р 10 (72) .В.A. Сагайдачный (53} 621.378(088.8) (56) 1. Авторское свидетельство СССР
612401, кл. Н 03 К 5/13, 1978.
2. Авторское свидетельство СССР
Ф 866724, кл. Н 03 К 5/13, 1981. ° (54)(57) ДИСКРЕТНАЯ ЛИНИЯ ЗАДЕРЖКИ, состоящая из последовательно соединенных входного каскада и g однотипных времязадерживающих ячеек, входной каскад состоит из транзистора, коллектор которого через нагрузочный резистор . соединен с шиной источника питания, база транзистора соединена с источником входного сигнала и через резистор с шиной источника питания, эмит;тер транзистора соединен с общей ши, ной, времязадерживающая ячейка состоит из первого транзистора, база которого ,соединена с коллектором транзистора
„„Я0„„1145470 А входного каскада, коллектор — с шиной источника питания, эмиттер через первый резистор — с общей шиной и накопительного конденсатора, одна обкладка которого соединена с резистором в цепи эмиттера первого транзистора, а другая — с базой второго транзистора, которая через второй резистор соединена с шиной питания, эмиттер второго транзистора соединен с общей шиной, а коллектор через третий резистор — с шиной источника питания, отличающаяся тем, что, с целью увеличения длительности задержки в каждую времязадерживающую ячейку введены диод, включенный в прямом направлении между эмиттером первого транзистора времязадерживающей ячейки и вторьаю резистором, развязывающий резистор и дополнительный источник питания, подключенный через развязывающий резис- .
I тор к первой нщадке конденсатора. (1145470
Изобретение относится к импульсной технике и предназначено для использования в средствах автоматики и связи.
Известно устройство, содержащее переключатель тока, управляемья входным импульсом, интегрирующая RC-цепь, конденсатор которой подключен к входу порогового каскада, подсоеди-, ненного выходом в входу выходного кас- 10 када, диоды, резисторы, два зарядноразрядных ключа на транзисторах, причем коллекторы указанных транзисторов через диоды соединены с одним из выводов резистора RC — öåïè, с другим выводом которого соединены эмиттеры, а базы через резисторы соединены с выходом выходного каскада (1).
Недостатком данного устройства яв-, 0 ляется сложность аппаратурного исполнения, Известно устройство, состоящее из йоследовательно соединенных входного каскада и К однотипных времязадержива- 2 щих ячеек, входной каскад состоит иэ транзистора, коллектор которого через нагрузочный резистор соединен с шиной питания, база транзистора соединена с источником входного сигнала
30 и через резистор соединена с шиной питания, эмиттер транзистора соединен с общей шиной, времязадеряс вающая ячейка состоит из первого транзистора, база которого соединена с коллектором транзистора входного каскада, коллектор — с шиной питания, эмиттер — через первый резистор с общей шиной, накопительного конденсатора, одна обкладка которого соединена с резистором в цепи эмиттера первого
40 транзистора, а другая — с базой второго транзистора„ которая через вто— рой резистор соединена с шиной питания, эмиттер второго транзистора соединен с общеи шиной, а коллектор
Я через третий резистор — с шиной питания (2) .
Недостатком известного устройства являются ограниченные возможности по формированию длительности задержки, обусловленные тем, что сопротивление нагрузочного резистора первого транзистора, определяющее длительность задержки, влияет на уровень запирающего потенциала второго транзистора и не может быть выбрано больше вели- . чины, осуществляющей надежное запирание второго транзистора.
Цель настоящего изобретения — увеличение длительности задержки при сохранении уровня нестабильности задержки.
Поставленная цель достигается тем, что в устройство содержащее последовательно соединенные входной каскад и К однотипных времязадерживающих ячеек, входной каскад состоит из транзистора, коллектор которого через нагрузочный резистор соединен с шиной источника питания, база транзистора соединена с источником входного сигнала и через резистор соединена с шиной источника питания, эмиттер транзистора соединен с общей шиной, времязадерживающая ячейка состоит из первого транзистора база которого соединена с коллектором транзистора входного каскада, коллектор — с шиной источника питания, эмиттер через первый резистор — с общей шиной, накопительного конденсатора, одна обкладка которого соединена с резистором в цепи эмиттера первого транзистора, а другая — с базой второго транзистора, I которая через второй резистор соединена с шиной источника питания, эмиттер второго транзистора соединен с общей шиной, а коллектор через третий резистор — с шиной источника питания, в каждую времязадерживающую ячейку введены диод, включенный в прямом направлении между эмиттером первого транзистора времязадерживающей цепи и вторым резистором, развязывающий резистор и дополнительный источник питания, подключенный через развязывающий резистор к первой обкладке конденсатора °
На чертеже представлена принципиальная схема дискретной линии задержки.
Дискретная линия задержки состоит из последовательно соединенных входного каскада 1 и К однотипных времязадерживающих ячеек 2, входной каскад состоит из транзистора 3, коллектор которого через нагрузочный резистор 4 соединен с шиной источника питания, база которого через резистор 5 также соединена с шиной 6 источника питания, времязадерживающие ячейки 2 состоят из первого транзистора 7, база которого соединена с коллектором транзистора 3, коллекторс шиной питания, эмиттер через резистор 8 — с общей шиной и накопительного конденсатора 9, одна обклад1145470
Составитель В. Чесноков
Редактор Л. Пчелинская Техред Л.Коцюбняк
Корректор В. Бутяга
Заказ 1187/42
Тираж 872 Подписное
ВНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж-35, Раушская наб., д. 4/5
Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 ка которого соединена с резистором г
8, а другая — с базой второго транзистора 10, база которого через резистор 11 соединена с шиной источника питания, эмиттер транэистора 10 соединен с общей шиной, а коллектор. через третий резистор 12 с шиной ис точника питания, диода 13 включенного в прямом направлении между эмиттером транзистора 7 и резистором 8 в 10 цепи эмиттера транзистора 7, и развязывающего резистора 14, через который источник напряжения противоположного питанию знака подключен к катоду диода 13. 15
Устройство работает следующим образом.
В исходном состоянии транзисторы
3 и 10 насыщены (открыты) за счет токов, протекающих в резисторах 5 и 2р
11, транзистор 7 закрыт и конденсатор
9 разряжен. Входной импульс отрицательной полярности закрывает транзистор 3, в результате чего на вход транзистора 7 поступает импульс поло- 25 жительной полярности с амплитудой
+Ек.. Транзистор 7 открывается и начинается заряд конденсатора 9 до напряжения +Ек, через диод 13 и вход на4 сыщенного транзистора 10. При этом транзистор 10 еще больше насыщается, но состояние последующих каскадов линии не изменяется. По окончании входного импульса транзистор 3 возвращается в открытое, а транзистор 7 в закрытое состояния и конденсатор 9 оказывается приложенным правой обкладкой, имеющей отрицательный потенциал, к входу транзистора 10.
Источник обратного смещения отдает возрастающую часть своего потенциала конденсаторной обФтадке, запирающей транзистор 10.. В течении времени разряда конденсатора 9 транзистор
10 закрыт, что приводит к заряду конденсатора следующей ячейки. Далее процессы повторяются и в результате передний фронт входного импульса оказывается задержанным в каждой ячейке на время разряда накопительного конденсатора.
Таким образом, предлагаемое устройство обеспечивает использование напряжения обратного смещения по сравнению с известным, что увеличивает длительности задержки в 1,5 раз при том же уровне нестабильности.
