Синхронный делитель частоты на 9 на @ -триггерах

Авторы патента:

H03K23/84 - с использованием тиристоров или однопереходных транзисторов

СИНХРОННЫЙ ДЕЛИТЕЛЬ ЧАСТОТЫ НА 9 НА ЗК -ТРИГГЕРАХ, содержащий четыре ЗК-триггера и элемент И, счетные входы всех ЗК -триггеров , соединены с тактовым входом устройства , входы R всех О К-триггеров соединены с входом Сброс устройст ва , а первый и второй входы элемен:та И соединены с прямыми выходами соответственно первого и второго ЭК-триггеров, причем вход К. первого КК-триггера соединен с шиной логической единицы, вход J первого ЗК-триггера соединен с инверсным выходом четвертого JK -триггера, прямой выход которого является выходом устройства, отличающийся тем, что, с целью упрощения устройства, входы К второго и третьего I7K -триггеров соединены с входом К первого Jk -триггера, вход Э второго 3k -триггера соединен с прямым выходом третьего ЭК-триггера, вход J третьего Jk-триггера соединен с инвepcньiм выходом второго JK -триггера, а выход элемента И соединен с входом J чет (Л вертого 3k -триггера, вход К которого соединен с прямым выходом второго JX -триггера.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (ll) ОПИСАНИЕ ИЗОБРЕТ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3647112/24-21 (22) 28.09.83 (46) 30.03.85. Бюл. В 12 (72) В.И. Мяснов (53) 621.374(088.-8) (56) 1. Авторское свидетельство СССР

У 501483, кл. Н 03 К 23/24, 1976.

2. Будинский Я. Логические цепи в цифровой технике. Пер. с чешского.

М., "Связь", 1977 (прототип). .(54)(57) СИНХРОННЫЙ ДЕЛИТЕЛЬ ЧАСТОТЫ

НА 9 НА 3К -ТРИГГЕРАХ, содержащий четыре 3К -òðèããåðà и элемент И, счетные входы всех 3К -триггеров соединены с тактовым входом устройства, входы Р всех ЭК -триггеров соединены с входом "Сброс" устройства, а первый и второй входы элемен;та И соединены с прямыми выходами соответственно первого и второго

3К-триггеров, причем вход К первого

3К-триггера соединен с шиной логи-. ческой единицы, вход 3 первого

3К-триггера соединен с инверсным выходом четвертого 3К -триггера, прямой выход которого является выходом устройства, о т л и ч а юшийся тем, что, с целью упрощения устройства, входы К второго и третьего 3к -триггеров соединены с входом К.первого 3к -триггера, вход 3 второго 3k -триггера соединен с прямым выходом третьего

3К-триггера, вход 3 третьего 3k -триггера соединен с инверсным выходом второго 3К -триггера, а выход элемента И соединен с входом 3 четвертого 3К -триггера, вход К которого соединен с прямым выходом второго 3К -триггера.

1148118

Изобретение относится к цифровой технике и может, быть использовано н различной цифровой аппаратуре, например, в цифровых синтезаторах частоты.

Известен делитель частоты на 9, содержащий пять асинхронных

RS-триггеров (бистабильных ячеек), десять многовходовых элементов совпадения и инвертор 1 11.

Недостатком известного делителя является большое количество элементов и цепей. Кроме того, этот делитель является несинхронным.

Наиболее близким к предлагаемому является синхронный делитель частоты на 9 на четырех 3К -триггерах, работающий в коде 8-4-2-1, содер.жащий четыре 3К-триггера и элемент

И, счетные входы всех 3К "триггеров соединены между собой и образуют тактовый вход устройства, входы 14 всех 7К триггеров соединены между собой и образуют вход "C6poc" перный и второй входы первого элемента И соединены с прямыми выходами соответственно первого и второго

ЗК-триггеров, на вход К первого

3К-òðèããåðà поступает сигнал логической единицы, вход 3 3К-триггеров соединен с инверсны4 выходом четвертого 3К -триггера, прямой выход которого является выходом устройства, входы второго элемента И соединены с прямыми выходами первого, второго и третьего ЗК -триггеров, а выход вЂ” с входом 3 четвертого 3К -триггера (2).

Из схемы получают логические уравнения для 3 и К входов 3К -триггеров з,„=- D; 3в= A, Зс= АВ; Зр= АВ

К4 =- 1, КЬ= А Кс = АВ КЗ= !!1!!

1, Поставленная цель достигается тем, что в синхронном делителе частоты на 9 íà 3К -триггерах, содержащем четыре 3К -триггера и элемент

И, счетные входы всех JK -триггеров соединены с тактовым входом устройства, входы R всех эк -триггеров соединены с входом "Сброс" устройства, а первый и второй входы элемента И соединены с прямыми выходами соответственно первого и второго 3К -триггеров, причем вход

К первого 3k -триггера соединен с шиной логической единицы, нход

3 первого gk -триггера соединен с инверсным выходом четвертого

3К-триггера, прямой выход которого является выходом устройства, входы

К второго и третьего 3k -триггеров соединены с входом K первого

3К-триггера, вход 3 второго 3К -триггера соединен с прямым выходом третьего 3к-триггера, вход 3 третьего 3К-триггера соединен с инверсным выл одом второго 3К -триггера, а ныход элемента И соединен с входом 3 четвертого 3К -триггера, вход К которого соединен с прямым выходом второго 3К -триггера.

При такой схеме соединения элементон логические уравнения для

3 и К входов всех триггеров следующие: 4э 2 З 9 ° 2! вЂ” 1 4 и 1 t! К !! 1 !! (К !! 1 !!, г =

К, = О,.

На фиг. 1 представлена функциональная схема синхронного. делителя частоты на 9 на 3К -триггерах, на фиг. 2 вЂ” диаграммы сигналов на прямых выходах 3К -триггеров синхронного делителя частоты на 9 на

3К-триггерах.

S0 строй стна.

Вводят более общие обозначения логических переменных

A - Я1! В - Я2! С 93, D вЂ” Q

ТОГда

- С ! 34 2 Я! Ч2Ц1

3 с Я.!62 i 4 0 1 °

Недостатками известного делителя являются большое количество элементов н цепей, низкая надежность и нь!сокая потр! бляемая мощность.

Пелr. изобретения вЂ” упрощение

Синхронный делитель частоты на

9 на 3К -триггерах содержит 3К-триг, геры 1-4 и элемент 5 И.

На входы К первого, второго и третьего 3К òðèããåðîâ подается потенциал логической единицы.

Работа синхронного делителя частоты на 9 на 3К-òðèããåðàõ полностью описывается логическими уравне-. ниями для 3 и К нходон его триггеров.

Этими же уравнениями определяется и схема соединения 3 и К входов с соответствующими выходами соответствующих триггерон.

3 !!481

По сигналу "Сброс" все 3К -триггеры делителя частоты на 9 устанавливаются в нулевое состояние.

На основании логических уравнений для Э и К входов триггеров имеS ют

3 = «0« 3 «1«

3 «1«

1 1

«О«

4 i

К = «1«К «1« K "-- «1«

1,, 2 Э ! о

Поскольку 3К -триггер при 3 «0« и К «0« по последующему импульсу не изменяетсвоего состояния, при

3 = «1«и К «1« вЂ” переключается в противоположное состояние, при !5

3 «1«и К «0« вЂ” переключается в состояние логической единицы.и при 3 = «О™ и К «1« вЂ” переключается в состояние логического нуля, то по поступлении на вход схемы первого импульса, первый и третий триггеры переключатся в состояние логиI ческой единицы, а второй и четвертый триггеры не изменят своего состояния

В первом состоянии схемы при

1 с стояния выходов триггеров следующие (см. диаграммы на фиг. 2 при i 1),, Я 1« Q «0«Q «1"

Э, в

Q м «р«

Состояния входов прн этом изменяются и равны

3 = «1«3 - "«1«4 3 = «1«, 3

3 = «О«

По третьему входному импульсу состояние входов и выходов равны (см. диаграммы на фиг. 2 при i 3) л «1«4 Я «0« q «p« ° э 3„= «1«3 = «О", 3 = "1»;

3 = «О« ф °

К = «1«: К = «!» К

2 Э

К «Р«

Рассматривая и далее работу схемы таким же образом, получают все значения входов и выходов при каждом i (см. диаграммы на фиг. 2).

Из сравнения логических уравнений для 3 и К входов прототипа и предлагаемого синхронного делителя частоты на 9 на 3К-триггерах видно, что предлагаемое устройство имеет меньшее количество элементов и цепей, что положительно сказывается на надежности и потребляемой мощности. устройства.

К «!«, К «1«К

1 г

К = «P«

По второму входному импульсу схема переходит во второе свое состояние (см. диаграммы на фиг. 2 при

2), в котором а = «О"; Ч, = «! "; e = «О";

Я = «0««1«3 «О«, g «0«

2 Э

3 = «0«

Ф=

К = "1« ° К = «1« К = «1«

1 i 2 э Э 9

К = «0«.