Устройство для преобразования двоичного кода в код магнитного носителя

 

1. УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ДВОИЧНОГО КОДА В КОД МАГНИТНОГО НОСИТЕЛЯ, содержащее входной преобразователь и сдвиговьй регистр, ин41Ормационные входы которого соединены с выходами входного преобразователя , информационные входы которого соединены с информационными входами устройства, первый тактовый вход которого соединен с тактовым входом сдвигового регистра, выход которого является выходом устройства, о т л ичающееся тем, что, с целью расширения класса решаегшх задач за счет обеспеч ения минимизации постоянной составляющей хранимых кодовых последовательностей , в него введены блок вычисления текущей разности, интегратор разности, состоящий из сумматора и регистра, группа элементов ИСКЛЮЧАНЦЕЕ ИЛИ, одноразрядная схема сравнения и блок управления сдвигом, содержащий два D -триггера и элемент И-НЕ, первьй и второй входы которого соединены соответственно с инверсным входом первого и прямым выходом второгоD-триггеров , синхровходы которых соединены с первым тактовым входом устройства, второй тактовый вход котррого соединен с тактовым входом регистра и с 0-входом первого)-триггера, прямой выход которого соединен сD-входом второго 1)-триггера, выход элемента И-НЕ соединен с управляющим входом сдвигового регистра, дополнительный информационный вход которого соединен с выходом одноразрядной схемы сравнения, с управляюпщм входом входного преобразователя и с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вторые входы которых соединены соответственно с выходами старших разрядов блока вычисСО ления текущей разности, информационные входы которого соединены соответственно с информационными входами устройства, а выходы младшего и старшего разрядов блока вычисления текущей разности соединены соответственно с входами младшего разряда первой группы в:содов сумматора и г с первым входом одноразрядной схемы 00 сравнения, второй вход KOTOpofif соеел | динен с выходом старшего разряда регистра , входы которого соединены с Nd выходами сум1 штора, входы старших разрядов первой группы которого соединены с выходами элементов ИСКЛЮЧАЮ ,ЩЕЕ ИЛИ группы, входы нуля и единицы блока вычисления текущей разности являются выходами нуля и единицы устройства , выходы регистра соединены с входами второй группы сумматора. 2. Устройство по П.1, о т л и чающееся тем, что в нем входной преобразователь вьтолнен в виде

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК,SU„„14 572

4(51) С 06 Р 5/00

Я, ««««веют

С

OllHCAHHE ИЗОБРЕТЕНИЯ

К ПАТЕНТУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР О ДЕЛАМ ИЗОБРЕТЕНИЙ;И ОТКРЫТИЙ (21) . 3211254/24-24 (22) 03. 11. 80 (31) 142252/79 (32) 02.11.79 (33) Япония (46) 30.03. 85. Бюл. Р 12 (72) Тюсиюки Симада (Япония) (71) СОНИ Корпорейшн (Япония) (53) 68 1.325(088.8) (56) 1. Патент. США. È 4063235, кл. 340-347, опубл; 1977.

2. Патент США Р 4201980, кл. 340-347, опубл. май 1980. (54) (57) 1. УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ДВОИЧНОГО КОДА В КОД ИАГНИТНОГО НОСИТЕЛЯ, содержащее входной преобразователь и сдвиговый регистр, информационные входы которого соединены с выходами входного преобразователя, информационные входы которого соединены с информационными входами устройства, первый тактовый вход которого соединен с тактовым входом сдвигового. регистра, выход которого является выходом устройства, о т л ич а ю щ е е с я тем, что, с целью расширения класса решаемых задач за счет обеспечения минимизации постоянной составляющей хранимых кодовых по.следовательностей, в него введены блок вычисления текущей разности, интегратор разности, состоящий из сумматора и регистра, группа элементов ИСКЛЮЧАКЩЕЕ ИЛИ, одноразрядная схема сравнения и блок управления сдвигом, содержащий два D -триггера и элемент И-НЕ, первый и второй .входы которого соединены соответственно с инверсным входом первого и прямым выходом второгоЗ -тригге-. ров, синхровходы которых соединены с первым тактовым входом устройства, второй тактовый вход которого соединен с тактовым входом регистра и с

0-входом первого 33 -триггера, прямой выход которого соединен с З-входом второго D-триггера, выход элемента И-НЕ соединен с управляющим входом сдвигового регистра, дополнительный информационный- вход, которого соединен с выходом одноразрядной

1 схемы сравнения, с управляющим входом входного преобразователя и с первыми входами элементов ИСКЛЮЧАЮЦЕЕ ИЛИ группы, вторые входы которых соединены соответственно.с вы- Я кодами старших разрядов блока .вычисления текущей разности, информацион- %УФ ные входы которого соединены соот— ветственно с информационными входами устройства, а выходы младшего и Я старшего разрядов блока вычисления текущей разности соединены соответственно с входами младшего разряда первой группы входов сумматора и с первым входом одноразрядной схемы . сравнения, второй вход которой соединен с выходом старшего разряда регистра, входы которого соединены с ф ) выходами сую.оратора, входы старших разрядов первой группы которого соединены с выходами элементов ИСКЛЮЧАЮ,ЩЕЕ ИЛИ группы, входы нуля и единицы блока вычисления текущей разности являются выходами нуля и единицы устройства, выходы регистра соединены с входами второй группы сумматора.

2. Устройство по п.1, о т л ич а ю щ е е с я тем, что в нем входной преобразователь выполнен в виде i 148572 группы элементов ИСКЛ10ЧА1ДЦЕЕ ИЛИ, первые входы которых являются инфор-, мационными входами входного преобразователя, вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соединены с управляющим входом входного преобразователя, а выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы являются выходами входного преобразователя.

3. Устройство по п.1, о т л и - 10 ч а ю щ е е с я тем, что в нем блок вычисления текущей разности содержит вычнтатель и первый и второй узлы вычисления числа единиц, каждый из которых состоит из элемента И н эле- -15 мента ИСКЛЮЧАВШЕЕ ИЛИ, первый и второй входы которого соединены соответственно с первым и вторым входами элемента И и являются информационными входами блока вычисления текущей 20 разности, выходы которого соединены с выходами вычитателя, входы переноса и первого разряда первой и второй групп которого соединены с входом логической единицы блока вычисления 25 текущей разности, входы вторых разрядов первой и второй групп вычитате« ля соединены соответственно с выходами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, входы третьих разрядов первой и второй щ групп вычитателя соединены ссответственно с выходами элементов И, вхо-, ды четвертых разрядов первой и второй групп вычитателя соединены соответственно с входами нуля и единицы бло5 ка вычисления текущей разности.

4. Устройство по.п.1 о т л и ч аю щ е е с я тем, что в нем одноразрядная схема сравнения состоит из элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и элемента НЕ, выход которого является выхо" дом одноразрядной схемы сравнения, входы которой являются входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен со входом элемента НЕ.

5. Устройство по п.1,. о т л и— ч а ю щ е е с я тем, что в нем входной преобразователь и блок вычисления текущей разности выполнены в виде постоянного запоминающего устройства, адресные входы младших разрядов которого соединены с информационнымн входами устройства, адресный вход старшего разряда является дополнительным информационным входом входI ного преобразователя, выходы которого соединены с группой выходов младших разрядов постоянного запоминающего устройства, группа выходов старших разрядов которого является выходами блока вычисления текущей разности.

6. Устройство по п.1, о т л и— ч а ю щ е е с я тем, что в нем блок вычисления текущей разности содержит группу входных элементов НЕ, дешифратор комбинаций с разностью отличнои от +1, две группы элементов НЕ-ИЛИ и группу элементов НЕ, выходы которьл являются выходами старших разрядов блока вычисления текущей разности„ выход первого разряда которого соединен с входом логической .единицы, выход группы младших разрядов блока вычисления текущей разности соединен с выходами элементов НЕ-ИЛИ первой группы, выходы элементов НЕ-ИПИ второй группы соединены с входами соответствующих элементов НЕ второй группы, входы элементов ИЕ-ИЛИ обеих групп соединены с соответствующими группами выходов декоратора комбинаций с разностью отличной от +1, первая группа входов которого соединена с информационными входами блока вычисления текущей разности и с входами входных элементов НЕ группы, выходы которых соединены с второй группой входов дешифратора комбинаций с разностью отличной от +1 °

7 ° Устройство по п.1, о т л и— ч а ю щ е е с я тем, что в нем блок вычисления текущей разности содержит группу элементов НЕ, элемент НЕ-ИЛИ и дешифратор комбинации с разностью

>2, первая группа входов которого соединена с информационными входами блока вычисления текущей разности и с входами элементов НЕ группы, выходы которых соединены с второй группой входов дешифратора комбинаций с разностью )2 первый выход которого является выходом старшего разряда блока вычисления текущей разности, выход младшего разряда которого соединен с выходом элемента НЕ-ИЛИ, входы которого соответственно соединены со всеми выходами, кроме первого, дешифратора комбинаций с разностью 2.

72 2

1 11485

Изобретение относится к цифровой вычислительной технике и может быть ,:использовано при построении устройств преобразования информации в коды, используемые магнитными носителями.

Известно устройство для преобразования двоичного кода в код магнитного носителя, содержащее два генератора импульсов, модулятор, кодирующее устройство, триггер Шмидта,фор- $0 мирователь импульсов, два триггера с соответствующими связями Я .

Недостаток известного устройства заключается в невозможности слежения и минимизации постоянной состав- 1 ляющей кодовой последовательности.

Наиболее близким к предлагаемому является устройство преобразования двоичного кода в код магнитного носителя, содержащее входйой преобра- зп зователь и сдвиговый регистр, информационные входы которого соединены с выходами входного преобразователя, информационные входы которого соеди,нены с информационными входами уст:ройства, первый тактовый вход которого соединен с тактовым входом сдви.гового регистра, выход которого явля,ется выходом устройства.

Кроме того, известное устройство 36 содержит управляющую память, блок декодирования, память специальных символов и счетчик.

Недостаток известного устройства также состоит в невозможности слеже- ния и минимизации постоянной составляющей кодовой последовательности.

Цель изобретения — расширение класса решаемых задач за счет обеспечения минимизации постоянной состав- 49 ляющей хранимых кодовых последовательностей.

Поставленная цель достигается тем, что в устройство для преобразования двоичного кода в код магнигно- 43

ro носителя, содержащее входной преобразователь н сдвиговый регистр,информационные входы которого соединены с выходами входного преобразователя,. информационные входы которого соеди щ иены с информационными входами уст.Ройства, первый тактовый вход кото-.: рого соединен с тактовым. входом сдвийового регистра, выход которого является выходом устройства, введены я блок вычисления текущей разности,ин тегратор разности, состоящий из сумматора и регистра, группа элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, одноразрядная схема сравнения и блок управления сдвигом, содержащий два D-триггера и элемент И-НЕ, первый и второй входы которого соединены соответственно с инверсным выходом первого и прямым выходом второго D-триггеров, синхровходы которых соединены с первым тактовым входом устройства, второй тактовый вход которого соединен с тактовым входом регистра и с D-входом первого D-триггера, прямой выход которого соединен с D-входом второго

D-триггера, выход элемента И-НЕ соединен с управляющим входом сдвигового регистра, дополнительный информационный вход которого соединен с выходом одноразрядной схемы сравнения, с управляницим входом входного преобразователя и первыми входами элемен-. тов ИСИИОЧИОЩЕЕ ИЛИ группы, вторые входы которых соединены соответственно с выходами старших разрядов блока . вычисления .текущей разности, информационные входы которого соединены соответственно с информационными входами устройства, а выходы младшего и старшего разрядов блока вычисления текущей разности соединены соответственно с входами младшего разряда первой группы входов сумматора и с первым входом одноразрядной схемы сравнения, второй вход которой соединен с выходом старшего разряда регистра, входы которого соединены с выходами сумматора, входы старших разрядов первой группы которого соединены с выходами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, входы нуля н единицы блока вычисления текущей Разности .являются выходамн нуля и единицы устройства, выходы регистра соединены с входами второй группы суммато-,ра.

Входной преобразователь выполнен . в виде группы элементов ИСКЛЮЧАЮ-

ЩЕЕ ИЛИ, первые входы которых являются информационными входами входного преобразователя, вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соединены с управляющим входом входного преобразователя, а выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы являются выходами входного преобразователя.

Блок вычисления текущей разности содержит вычитатель и первый и второй узлы вычисления числа единиц, каждый из которых состоит иэ элемен1148572 та И и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй, входы которого соединены соответственно с первым и вторым входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и являются информационными входами блока вычисления текущей разности, выходы которого соединены с выходами вычитателя, входы переноса и первого разряда первой и второй групп которого соединены с входом логической 10 единицы блока вычисления текущей разности, входы вторых разрядов первой и второй групп вычитателя соединены соответственно с выходами элемен.тов ИСКПЮЧАЮЩЕЕ ИЛИ, входы третьих разрядов первой и второй групп вычитателя соединены соответственно с выходами элементов И, входы четвертых разрядов первой и второй групп вычитателя соединены соответственно с 20 входами нуля и единицы блока вычисления текущей разности.

Одноразрядная схема сравнения состоит из элемента ИСКЛЮЧАЮЩЕЕ HJIH и элемен- . та НЕ, выход которого является выхо- д дом одноразрядной схемы сравнения, входы которой являются входами элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход которого соединен со входом элемента НЕ.

Входной преобразователь и блок вы-. 10 числения текущей разности выполнен в виде постоянного запоминающего уст ройства, адресные входы младших разрядов которого соединены с информацнонными входами. устройства, адрес- 35 ный вход старшего разряда является дополнительным информационным входом входного преобразователя, выходы которого соединены с группой выходов младших разрядов постоянного допол- 40 нительного устройства, группа выходов старших разрядов которого является выходами блока вычисления текущей разности.

Блок вычисления текущей разности 45 содержит группу входных элементов НЕ, дешифратор комбинаций.с разностью отличной от +1, две группы элемен-:. тов НЕ-ИЛИ и группу элементов НЕ, выходы которых являются выходами . 50 старших разрядов блока вычисления . текущей разности, выход первого разряда которого соединен с входом логической единицы, выход группы младших разрядов блока вычисления текущей;5 разности соединен с выходами элементов НЕ-ИЛИ, первой группы, выходы элементов НЕ-ИЛИ второй группы соединены с входами соответствующих элементов НЕ второй группы, входы элементов НЕ-ИЛИ обеих групп соединены с соответствующими группами выходов дешифратора комбинаций с разностью отличной от +1, первая группа входов которого соединена с информационными входами блока вычисления текущей разности и с входами входных элементов НЕ группы, выходы которых соединены с второй группой входов дешифратора комбинаций с разностью отличной от +1.

Блок вычисления текущей разности содержит группу элементов НЕ, элемент НЕ-ИЛИ и дешифратор комбинаций с разностью > 2 первая группа входов которого соединена с информационными входами блока вычисления текущей разности и с входами элементов НЕ группы, выходы которых соединены с второй группой входов дешифратора комбинаций с разностью )2 первый выход которого является выходом старшего разряда блока вычисления текущей разности, выход младшего разряда которого соединен с выходом элемента НЕ-ИЛ4, входы которого соответстI венно соединены со всеми выходами, кроме первого дешифратора комбина> ций с разностью >2.

На фиг.1 графически представлена пятиразрядная последовательность цифровых сигналов, на фиг.2 - кодограммы последовательностей слов и эпюры напряжений, на фиг.3 — блоксхемы первого варианта реализации устройства для преобразования двоичного кода в код магнитного носителя, на фиг.4 - временные диаграммы работы сдвигового регистра и блока управления сдвигом на фиг.5 — блоксхемы второго варианта реализации предлагаемого устройства, на фиг.б логическая схема блока вычисления текущей разностн; на фиг.7 — блоксхема второго варианта реализации предлагаемого устройства; на фиг.8— то же, третьего варианта реализации, на фиг.9-11 — скелетные схемы раз- . личных вариантов реализации предлагаемого устройства.

Блок-схема одного из вариантов предлагаемого устройства для примера преобразования четырехразрядного входного кода в пятиразрядный выходной код (n=4, m=5) приведена на фиг.3.

1148572 6

Устройство содержит входной преобразователь 1, сдвиговый регистр 2, блок 3 вычисления текущей разности,одноразрядную схему 4 сравнения, интегратор 5 разности, блок 6 управ- 5 ления сдвигом и группу 7 элементов ИСКЛЮЧАЮЩЕЕ ИЛИ.

Входной преобразователь 1 содержит группу 8 элементов ИСКХИОЧАЮЩЕЕ ИЛИ, а блок управления сдвигом

6 — триггеры 9-10 и элемент И-НЕ 11, выход сдвигового регистра является выходом 12 устройства, причем инфор- . мация вццается старшими разрядами вперед. На блок 6 .управления сдви- ° гом поступают а первого 13 и второ- го 14 тактовых входов устройства ,синхроимпульсы, форма которых отра,жена на фиг.4 (C,9). Блок 3 вычисленйя текущей разности содержит вычи- 20 татель 15 и первый 16 и второй 17 узлы. вычисления. числа единиц, в каж«. дый из которых входит элемент И 18 и элемент ИСКЛЮЧАМИТЕЕ ИЛИ 19. Интегратор 5 разности состоит . из суммато- ра 20 и регистра 21. Одноразрядная схема 4 сравнения содержит -элемент, ИСКЛТОЧАКЩЕЕ ИЛИ 22 и элемент ЙЕ 23.

Другой вариант реализации изобре- 31Т тения представлен на фиг.5. Здесь IIpмимо блоков, указанных иа фиг.3> имеется блок 24 сравнения разности с константой, содержащий 0-триггер 25, элементы И-НК 26-28, элемент НЕ-НПИ 29;Т и элемент НЕ 30. В-триггер 25 предназначен для хранения значения старmего разряда разности предшествующего входного слова. Выход элемента НЕ-ИЛИ 29 подключен к входу одно- 4 разрядной схемы 4 сравнения для сопоставления со старшим разрядом разности предварительно выбранного кодо.вого слова.

Другой вариант реализации блока .4З вычисления текущей разности, который . может быть использован в любой из -.

1 двух описанных структурных схем предлагаемого устройства, представлен на фиг.6. Этот, блок содержит группу входных элементов НЕ 31, дешифратор

32 комбинаций с разностью, отличной от +1, первую 33 и вторую 34 группы элементов НЕ-ИЛИ и группу элементов НЕ. Данный вариант представляет собой двухъярусную И-HJIH комбинацирнную схему, но в соответствии с методами синтеза комбинационных схем, . он может быть реализован и на многоярусной комбинационной схеме.

Вариант воплощения предлагаемого устройства, реализующего переходную таблицу 2, представлен на фиг.7.Блок вычисления текущей разности содержит дешифратор 35 комбинаций с разностью

)2 и элемент НЕ-ИЛИ 36, первый .37 и второй 38 элементы ИСКЛЮЧАТМЦЕЕ ИЛИ..

Пороговый блок 39 содержит элементы И-НЕ 40-43, элемент НЕ-ИЛИ 44 и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 45. Предлагаемое устройство может быть построено (фиг,8) с использованием реверсивного счетчика 46 в качестве интегратора разности. В этом .случае требуется третий тактовый вход 47 устройства, соединенный со счетным входом реверсивного счетчика 46.

На фиг.9-11 представлены структурные схемы различных вариантов воплощения предлагаемого устройства, каждый из которых включает и/m-разрядный входной преобразователь 1, сдвиговьй регистр 2 и селектор 48 кодового слова. В каждом из вариантов и-разрядное информационное слово передается в преобразователь 1 в параллельном виде. Преобразователь предназначен для перевода каждого и-разрядного слова в соответствующее ему Ill

-разрядное кодовое слово, причем оно в параллельной форме передается в сдвиговый регистр 2, осуществлякиций последовательную выдачу ш-разрядного слова. Селектор 48 осуществляет формирование сигнала 8, который используется для выбора положительного или отрицательного кодового слова, состоящего из m разрядов, и содержит блок

3 вычисления текущей разности, одноразрядную схему сравнения 4 и интегратор разности 5.

Предлагаемое устройство работает следующим образом.

На фиг.1 показан пример пятиразрядного.кодового слова, для которого

m5. Если двоичная "1" представляется положительным, а "0" — отрицательным уровнем постоянного напряжения, то при передаче последовательности слов будет возникать постоянная составляющая напряжения, зависящая от разности числа переданных единиц и нулей.

Будем называть разностью DSP величину

BSP -и, 8

572,7 1148 где n — число "единиц", содержащихся в цифровом слове, n — число "нулей", образующих то же самое цифровое слово.

Для m-разрядного кодового слова 5 и} +пд=ш. Следовательно, разность

Р$Р=2п ш. Выражение "вариация цифровой суммы" относится к .величине по-: стоянной.составляющей, получаемой посредством интегрирования последова- >О тельных двоичных "единиц" и "нулей" последовательных цифровых сигналов, например последовательных ш-разрядных кодовых слов. Если цифровые слова передаютея в последовательном коде, 15 то величина вариации цифровой суммы изменяется при поступлении каждого последующего двоичного разряда. На- пример, вариация цифровой суммы последовательно передаваемого слова 20 (10010) изменяется последовательно от начальной величины (например, от нуля) следующим образом: +1, О, -1,0.

В конце этого слова она примет значение -1. Отсюда следует, что раз- " 25 ность рассматриваемого слова (10010), равна -1. Таким, образом вычисляют разность для множества m-разрядных кодовых слов, которая представляет .постоянную составляющую этих слов. . 3p

Кодовые слова. выбираются таким обра-, зом, чтобы величина общей вариации . цифровой суммы была минимальной.При передаче последовательности информационных или кодовых слов без ограни- З чения их выбора возможны случаи, когда вариация цифровой суммы для последовательности таких цифровых слов будет неограниченно увеличиваться в положительном нли отрицательном направлениях. Однако в соответствии с изобретением устанавливается максимальная величина ля вариации цифровой суммы, при этом определение ш-разрядных кодовых слон производится таким образом, чтобы общая величина вариации цифровой суммы уменьшалась.

В табл.1 представлены пятиразрядные кодовые слова с положительной и отрицательной разностью для каждого четырехразрядного информационного слова. Кроме того, в данной таблице дано цифровое представление положительной и отрицательной разности, причем отрицательные значения представлены в виде дополнительного кода.

Таким образом, информационное слово (0000) может быть представлено либо кодовым словом (00000), отнесенным в табл.! к числу кодовых слов со знаком +, нли посредством кодового слова (11111), называемого как кодовое слово со знаком †. Разность кодового слова со знаком + равна -5, а цифровое представление разности -5 в виде дополнительного кода до двух равно (101.1). Величина разности кодового слова со знаком — равна +5, что в цифровой форме представляетея как

-(0101) ., оооо

0001

0011

0101

0111

1001

1011

1101

1111

00001

0001 i

00101

001 i1

01001

01011

01101

01111

osr+

-5(1011)

-3(1101)

-3(1101)

- t (11 11)

-3(1101)

-1 (}.111)

-1(1111)

1 (0001)

-3(1101)

-1(11 }1)

-1 (} 111)

1(0001) .

-1(1111)

1 (0001)

1 (0001.) з(оо11) 11111

11101

11011 .

1 1001

10111

10101

10011 .10010

10001

10000

Та блица 1

5(0101)3(0011)

3 (0011)

1 (0001) з(оо}1)

1 (0001)

1 (0001)

1(1111)

3(0011)

1 (0001)

1(0001)

-i(1111)

1 (0001)

-1{1111), -1(1111)

-3(110.1) 9 1148

Пусть требуется закодировать следующую последовательность информационных слов: (0000), (0001), (0010) (0011), (0100). Эти последовательности (фиг.2) представляются в следующие друг за другом периоды времеветственно. На фиг.2В приводится разность для каждого кодового слова, ! на фиг.2 — выбор определенного кодо- 10 ваго слова, которое используется для представления соответствующего информационного слова, на фиг.2E — изображение формы сигналов для вариации цифровой суммы, которая вычисляется для каждого последовательного дваичного разряда выбираемых кодовых слов.

Иэ фиг.2 видно, что при кодировании очередного информационного слова 20 за основу берется вариация цифровой суммы, которая была вычислена для предшествующих кодовых слов. Если величина вариации цифровой суммы имеет положительный знак, то кодируемае инфррмационное слово представляется кодовым словом, именяцим отрицательную разницу. И, наоборот, если вычисленная вариация цифровой сумма имеет отрицательный знак, то информационное слово представляется посредством кодового слова, имеющего положительную разность. Это означает, что в рассматриваемом примере макси. мальное значение вариации цифровой 35 суммы ограничено величиной 5.

Входное информационное слово (фиг.4) поступает на входи входного преобразователя 1, который в рассмат-40 риваемом случае формирует параллельI ное пятиразрядное кодовое слово для каждого входного четырехразрядного информационного слова, причем значе,ние старшего разряда выходного сло- 45 ва определяется сигналом выбора Ç .

Если его значение равно "0", то остальные разряды кодового слова соответственно равны четырем двоична разрядам входного слова. Значения 56 остальных четырех разрядав кодового слова являются дополнениями соответствующих разрядов входного слова, т.е. в результате работы входного преобразователя 1 образуются кодовыегИ слова со знаком + или — °

На выход Q сдвигового регистра выдается пятиразрядное кодовое слово

572 10 в последовательном коде, старшим разрядом вперед.

Временные диаграммы работы сдвигавога регистра 2 и блока управления сдвигом приведены на фиг.4.

Последовательность входных слов передается на входной преобразователь в последовательные периоды времени Т, Т;, Т; „и т.д. На фиг.4В, отражейо формирование пягиразрядных кодовых слов, причем каждое слово передается на соответствующие входы

А-Е сдвигового регистра 2.

Сннхронизирующие импульсы СК1, СК2 показаны на фиг.4С 4D, причем импульсы СК2 имеют частоту, которая в пять раз выше частоты импульсов

СК1. Состояние D-триггера 10 отслеживает состояние синхрониэирующих импульсов управления (фиг.4Е), а

9-триггера 9 — состояние 0-триггера

10 с задержкой на один период импульса сдвига СК2.

Элемент И-НЕ 11 формирует управляющий сигнал сдвига (1) или сигнал записи (О). Как показано на фиг.4Н, пятиразрядное кодовое .слово в нараллельном коде, передаваемое на входы "

А-Е сдвигового регистра 2 в момент формирования двоичного сигнала ввода, равного "0", вводится в сдвиговый регистр, а затем последовательно сдвигается на выход 0 синхронно с поступлением каждого импульса СК2, при единичном значении входа L.

Блок 3 вычисления текущей разности предназначен для вычисления разности каждого пятиразрядного кодового сло- ва. Иэ табл.1 следует, что разность кодового слова может быть определена на основе входного слова. Узлы 16 и

17 подсчитывают число "единиц", содержащихся соответсТвенно в первой и второй парах разрядов входного слава.

Вычитатель 15 предназначен для удваивания подсчитанного числа двоичных

"единиц" и вычитания из него числа 5.

Если " 1" не содержится ни в одном из двух разрядов, поступающих на узел

16, то оба элемента (И, ИСКЛЮЧАЮ-

ЩЕЕ ИЛИ)формируют двоичные "нули".

Если же в паре двоичных разрядов содержится только одна двоичная "1", то элемент ИСКЛЮЧАЮЩЕЕ ИЛИ формирует на выходе двоичную "!", в то время как на выходе элемента И образуется двоичный "0".

ll 11485

Эа счет сдвига кодов на входах вы-, читателя 15 и задания "еу иниц" и "нулей на его выходах вычисляется величина разности, представляемая в виде

5 передается на выход Z з . Младший раз10

25 но, что абсолютная величина раэностей30

35 четырехразрядного числа на выходах

2„,2, и >q причем старший разряд в таком цифровом представлении ряд на выходе Е з всегда равен двоичной "1". Старший разряд такого положительного кодового слова равен "0", при этом указанный старший двоичный разряд равен сигналу выбора S . Таким образом, полученный результат правильный, если входное слово кодируется как положительное. Однако, как следует из табл.1, если входное слово кодируется как отрицательное, то знак вычИсляемой разности должен быть проинвертирован. Цифровое представление, формируемое посредством вычитателя 15, соответствует разности положительного слова. Если же информационное слово должно быть представлено отрицательным, старший разряд равен "1" и сигналу выбора (S ), то цифровое представление, формируемое на выходах вычитателя, модифицируется ° В частности, из табл.1 видположительных и отрицательных кодсвых слов, которые используются для представления одного и того же информационного слова, одинакова, но знаки этих разностей противоположны, т.е. разность каждого положительного кодового слова является дополнением до двух для разницы отрицательного кодового слова. Эта операция выполняется группой элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 7 в соответствии с состоянием сигнала выбора S, который равен

"0" при выборе положительного слова (элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 7 пропускают разряды 2, — ЙЗ без изменения), и равен двоичной "единице" при выборе отрицательного кодового слова (элементы ИСКЛЮЧА101ЦЕЕ ИЛИ 7 формируют дополнение для значений разрядов

< .„- Г ) . Двоичная "1, формируемая на выходе 2,, для всех цифровых представлений положительных кодовых слов остается без изменения, независимо от того, равен ли сигнал выбора

S "0" или "1". Это объясняется тем, что вычисляемая разность представляет собой нечетное число, для которого требуется, чтобы наименьший зна40

72 12 чащий двоичный разряд <3 t го )1J4@po ном пред< тавлении был равен "1".

Выходные сигналы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 7 совместно с сигналом, формируемым на выходе Y вычитателя

15, образуют цифровое представление разности, вычисленной для кодового слова, которое используется для представления входного слова, причем старший разряд обозначает знак разности, а остальные двоичные разряды представляют в цифровом виде абсолютную величину этой разности. !

Элемент ИСКЛЮЧАКЗЦЕЕ ИЛИ 22 сравнивает знак вариации цифровой суммы, вычисленной для предшествующих кодовых слов, со знаком положительного кодового слова, посредством которого представляется кодируемое информационное слово. Если знак разности (выход з ) равен знаку вариации цифровой суммы (выход регистра 21), то на выходе элемента ИСКЛЮЧАКМЦЕЕ ИЛИ

22 формируется "0", и, наоборот, если знаки разности и вариации цифровой суммы отличаются друг от друга, то элемент ИСКЛЮЧАН3ЦЕЕ ИЛИ 22 формирует на своем выходе "единицу", которая инвертируется инвертором 23 с образованием сигнала выбора S, равного двоичному "0". В начальный момент времени одноразрядная схема

4 сравнения управляет работой входного преобразователя таким образом,. что выбирается положительное кодовое слово. Если разность выбранного положительного кодового слова может привести к увеличению вариации цифровой суммы, предварительный выбор заменяется на противоположный и в сдвиговый регистр вводится-отрицательное кодовое слово. После правильного выбора кодового слова обновляется величина вариации цифровой суммы. Это означает, что вариация цифровой суммы, которая была определена как функция предшествующих кодовых слов, обновляется таким образом, чтобы в ней дополнительно учитывалось выбранное в данное время кодовое слово, передаваемое в последовательном коде с выхода сдвигового регистра.

В частности, новая величина вариации цифровой суммы определяется путем суммирования вариации цифровой суммы, вычисленной для пр<.дше<-твующих кодовых слон, с раз,<)< тыо I

1З 1148 дующего кодового слова, введенного в сдвиговый ре гист р 2. Для эт oro на входы А сумматора 20 передается пятиразрядный код разности, а на входы

 — код текущей вариации цифровой суммы. На выходах 2, 2„, 2 и сумматора 20 формируется четырехразрядный код новой вариации цифровой суммы, который передается на входы

То, Т1, 1 и 1 РегистРа 21. lO

В другом варианте реализации устройства (фиг.5) предусмотрен блок

24, предназначенный для определения равенства текущего значения вариации цифровой cvMMbl заданной величине и (в случае установления такого факта) для управления выбором следующего кодового слова с целью минимизации рабочей длины. Элемент И-НЕ 26 дешифрирует состояние регистра 21, напри- 2О мер величину (0000). Триггер 25 осуществляет временное хранение состояния старшего разряда разности предшествующего кодового слова. Запись информации осуществляется синхронизи д рукщим .импульсом СК1 в то время, когда укаэанное кодовое слово выдвигается из сдвигового регистра 2. При запоминании новой вариации цифровой суммы в регистре 21 старший разряд разности запоминается в. D-триггере 25.

Блок 24 приводится в действие .элементом И-НЕ 26 для передачи стар,шего разряда разности предшествующего кодового слова, хранящегося в тригге-aS ре 25, в схему 4 сравнения для сравнения со старшим разрядом вычисленной разницы выбранного кодового слова. Эту передачу осуществляют эле» менты 26-30. 40

Пусть последующее информационное слово равно 1100, а разность оцожи- тельного кодового слова равна -1..

Цифровое представление этой разности имеет вид (1111) ° 4$

Поскольку вариация цифровой суммы, .хранящаяся в регистре 21 равна +1 элемент И-НЕ 26 формирует "1", т.е. запрет элементу И-НЕ 28 для передачи

"1", хранящейся в триггере 25. Но: этот же сигнал разрешает элемен-, ту И-НЕ 27 передавать. старший разряд хранящийся в регистре 21. Поскольку (по условию) хранящаяся в памяти ва риация. цифровой суммы равна +1, что Ы представлено в цифровой форме в виде 0001, то старший разряд этой вариации равен двоичному "0". Этот дво572 t4 ичный "0" передается на вход элемента И-НЕ 27, где он инвертируется и поступает на элемент НЕ-ИЛИ 29. Вычисленная разность представляется в цифровом виде как (1111), откуда следует, что значение старшего разряда этой разности отличается от старшего разряда, хранящего"я в регистре 2.

Следовательно, в этом случае схема сравнения 4 формирует на своем выходе сигнал выбора, равньй двоичному "0". В соответствии с этим сигналом в сдвиговый регистр 2 вводится положительное кодовое слово, цифровое представление которого имеет вид (01100). Кроме того, двоичная "1" старшего разряда вычисленной разности запоминается в триггере 25., На входы А сумматора 20 передается отрицательная единица (11И), а на входы  — положительная единица (0001). Сумматор осуществляет сложение разности выбранного кодового слова с текущим значением вариации цифровой суммы. В результате этого сложения новое значение вариации цифровой суммы уменьшается до нуля и помещается для хранения в ре-; гистр 21.

Пусть теперь цифровое представле:ние входного слова имеет вид (0011) .

В первом варианте устройства (фиг.3), .поскольку текущее значение вариации . цифровой суммы равно нулю, информационное слово (0011) представляется положительным кодовым словом. Непосредственно предшествующий код был равен (01100), последовательность

:двоичных "нулей" начинается в этом случае от последиих двух "нулей" предшествующего кодового слова и занимает первые три двоичных "нуля" последующего кодового слова. Такая длина -может неблагоприятно воздейстг вовать на самосинхроннэацию кодового слова. В соответствии с вариантом, показанным на фиг.5, вместо положительного кодового слова в этом случае осуществляется выбор отрицательного кодового слова.

В частности, текущее. значение вариации цифровой суммы (0000) фик-. сируется элементом И-НЕ 26, с выхода которого поступает "0", служащий запретом для элемента И-НЕ 27, что блокирует сравнение двоичного разряда зака, хранящегося в регистре 21, pasрядом знака вычисленной разности.

Таблица 2

DSP-

DSP+

00000 -5 (101 I!

00001 -3 (1 101!

00010 -3 (1101!

00011 — 1(1 I I 1)

00100 -3(11 .! I )

00101 -1 i > I 1 I ) 5(0101)

3 (00 i 1)

3(0011)

1(0001)

3(оо11)

1(ооо1)

1 (0001) 11111

0000

11110

0001

11101

0010

11100

0011

11011

0100

0101

11010

00110 — 1 (I . >

11001

0110

15 . 1148

Кроме того, элемент НЕ 30 подготавливает срабатывание элемента И-НЕ 28.

Двоичная "1", хранящаяся в триггере

25 и представленная как (1111), в виде двоичной "1" поступает через элементы 28-29 на вход схемы сравнения, на другой вход которой поступает разряд знака разности положительного кодового слова, использованного для входного слова (0011). Следовательно, Iq на оба входа схемы 4 сравнения подаются "единицы", на выходе элемента 22 формируется "О", который приводит к образованию "единичного" сигнала выбора $ .. Следовательно, вместо выбора 15 положительного кодового слова (00011), что привело бы к нежелательному увеличению длины двоичных "нулей", выбирается отрицательное .кодовое слово (11100) .

Таким образом, для предотвращения нежелательной длины, если текущее значение вариации цифровой суммы рав-. но нулю,то для представления последующего информационного слова выбира-у5 ется кодовое слово, разность которого имеет противоположный знак относительно знака разности непосредственно предшествующего кодового слова (в противном случае работа устройства в обоих вариантах одинакова) °

Логическая схема блока 3 вычисле-, ния текущей разности (фиг.б) может использоваться в обоих вариантах предлагаемого устройства (фиг.3,5).

Дешифратор 32 определяет, равно ли

572 16 коднруемое слово одному из заданных информационных слов, и шифрует с по-. мощью элементов НЕ-ИЛИ 33, 34 код разности.

В соответствии с другим методом кодирования каждое положительное г кодовое слово имеет положительную разность, а каждое отрицательное ко.довое слово имеет отрицательную разность. В табл.2 приведены положительные и отрицательные кодовые слова, которые используются для представления каждого инфоряационного слова, вместе с соответствующей им разностью (и цифровым представлением этой разности) каждого кодового слова. Табл.2 отличается от табл.1 тем

Э что старший разряд положительного кодового слова может принимать значение

"1" либо двоичного "О", тогда как старший разряд каждого положительного кодового слова в табл.t может принимать только нулевое значение. Разность каждого положительного кодового слова в.табл.2 положительна, тогда как в табл.1 разность положительного кодового слова может быть как положительной, так и отрицательной (в зависимости от конкретной конфигурации двоичных разрядов в кодовом слове).

Вариант реализации устройства, которое может использоваться для кодирования входного слова в кодовое слово в соответствии с тайп.2, приведен на фиг.7.

»48572

18

Продолжение табл.2

osvsp+

0»1

-1(»») 1(oooi) з(оо»)

1(0001)

1(ооог)

1(ооог)

1(ооог)

1(ооог) г(ооог) з(оогi) 11ООО

ОО»1

101 » огооо -з (ггог)

О1ОО1 -1(1» 1)

OiOiO -1(1»1) гогоо -1(»») 1ООО го»о

1ОО1

10101

1010

О1О»

1О»

10011

0»00 -1(»») »оо

-i (1»1) 1ОО1О

О»О1

»ог гооог -1(»») o»io

»10 о»» гоооо -з(»ог) 11111

Каждый из выходов дешифратора 35 предназначен для выявления входного информационного слова среди заданных групп слов. Элемент НЕ-ИЛИ 36 формирует на выходе "1", если входное информационное слово равно одному из 30 пяти наперед заданных слов.

Входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ

37-38 соединены вместе для приема инвертированного значения старшего разряда вариации цифровой суммы, 35 хранящегося в регистре 21. Выходы элемента НЕ 23, элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 37, 38 соответствуют трем старшим разрядам вычисленной разности кодового слова, которое испольэу- 40 ется для представления входного информационного слова, а младший двоичный разряд разницы равен "1". По- чученное четырехразрядное цифровое представление вычисленной разности передается на входы А сумматора 2О, на входы В которого подается цифровое представление вариации цифровой суммы е . I

Пороговый блок 39 предназначен 50 для определения, содержит ли входное слово три или более "единицы". В частности, элемент И-НЕ 40 предназначен для определения, является ли входное информационное слово cJIQBGM 55 (0» 1). Элементы И-НЕ 40-43 срабатывают при появлении входного слова (1111). На. е,коде элемента НЕ-ИЛИ

44 формируется сигнал "1", когда принимается любое из укаэанных наперед заданных информационных слов.

Выход этого элемента сравнивается со старшим разрядом вариаций цифровой суммы, хранящейся в регистре 21, посредством элемента ИСКЛЮЧАЮЩЕЕ ИЛИ

45, выходной сигнал которой используется в качестве сигнала старшего разряда кодового слова, причем в зависимости ат значения этого выходного сигнала (1 или О) остальные четыре разряда кодового слова в этом случае представляют собой инверсные или прямые значения входного информа. ционного слова.

Взаимодействие порогового блока

39 с входным преобразователем 1 приводит к образованию отрицательного кодового слова, старший разряд которого равен "О" и которое имеет отрицательную разность, если значение вариации цифровой суммы положительно во всех случаях, кроме тех случаев, когда входное информационное слово соответствует одному из пяти отдельных состояний. В этом случае старший разряд отрицательного кодового слова изменяется на "1". Аналогично пороговый блок 39 осуществляет управление входным преобразователем для формирования положительного кодового слова.

Входной преобразователь 1 и блок вычисления текущей разности могут

Таблица 3

DSPDSP+,-9(10111) 111111111

9 (01001)

7 (001 l 1)

7(00111)

5 00101) 000000000

00000001

-7(11001) 111111110

000000001 )

00000010

-7(11001) 111111101

000000011

-5(11011) 111111100

00000011

)9 . 1148 быть реализованы на постоянном запоминающем устройстве, которое может также использоваться для осуществления функций порогового блока 39.

Постоянное запоминающее устройство может содержать, например, тридцать две адресуемые ячейки памяти восьмиразрядных слов, причем двоичные разряды D0-D< изображают пятиразрядное кодовое слово, а остальные 1р три разряда D --D, отведены для трех старших разрядов цифрового представления разности. Для адресации каждой ячейки может использоваться пятиразрядное,слово, поступающее на адресные 15 входы. Стар1пий разряд адресного слова может представлять знак вариации цифровой суммы. Остальные четыре разря да адресного слова отведены для изображения четырехразрядного информационного слова.

Если реализуется табл.2, то всякий раз,-когда разряд знака вариации цифровой суммы равен "0", производится - д адресование тех ячеек, в которых хранятся отрицательные кодовые слова, при этом конкретный адрес ячейки запоминающего устройства задается самим информационным словом. Таким образом, определенное кодовое слово, считывае- мое из ПЗУ, является точным представлением принятого на входе информационного слова, при этом оно выбирается как функция знака текущего значения вариации цифровой суммы. Помимо этого, в этой самой ячейке памяти хранятся три из четырех разрядов, представляющих разность указанного кодового слова.

Интегратор разности. 5 в предлагаемом устройстве может быть выполнен иа реверсивном счетчике (фиг.8), при572 20 чем блок вычисления текущей разности в этом случае может быть опущен.

Счетчик 46 "интегрирует" двоичные единицы" кодовых слов, которые последовательно и поразрядно выдвигаются иэ сдвигового регистра 2. Таким образом, промежуточный результат подсчета, содержащийся в рассматриваемом счетчике в данный момент времени, представляет собой вариацию цифровой суммы переданных до этого кодовых слов. Если рассматривать более подробно, то можно .сказать, что двоичная. "1", поступившая с выхода сдвигового регистра 2 на вывод управления направлением счета счетчика 46, разрешает увеличивать хранящееся в это время число в данном счетчике при поступлении каждого синхронизи рующего импульса СКЗ. Наоборот, дво1 ичный "0", поданный на вывод управления направлением счета, позволяет уменьшать результат подсчета счетчика при поступлении каждого синхронизирующего импульса. Сйнхронизирующие импульсы СКЗ представляют собой инверсные значения вышеописанных синхронизирующих импульсов СК2, при этом каждый синхронизирукщий импульс СКЗ синхронизирован с передаваемым двоичным разрядом кодового слова. По окончании сдвига всего кодового слова старший разряд содержимого реверсивного счетчика 46 представляет знак вариации цифровой суммы, т.е. опреде ляет, являетея ли вариация цифровой . суммы положительной или отрицательной.

Аналогично описанным устройствам .могут быть построены устройства для преобразования восьмиразрядных слов в девяти и десятиразрядные. Переходные таблицы для них — табл.3 и 4.! 148572

22

DSP+

7(00111) 000000100

5 (00101) 000000101

5(00101)

3(00011)

7(00111)

5(00101) -3(t 101) 111111000

5(00101) 111110100

3(ооо!1)

5 (00! О1)

-3(11101)

-3(11101) -3(11101) 100000110)

100000101

100000011

10000010)

10000000!

100000000

3(00011)

3(ооо1!)

5(00101)

3 (00011 )

5 (00101)

5 (00101)

7(00111) -5(11011) -3(11101)

-5(11011)

-5(1101 !)

-7. (11001) 11111111

DSP+ DSP8(01000)

6 (00110)

6 (00110) 00000000

00000001

0000001!

00000101

00000110

1000000000

1000000001

1000000011

1000000101

1000000110

4(00100) .

6 (00110) 0111111011

0111111010 -6(11010)

-4 (11100) 4(00100)

4 (ОО100) 00000100

00000101

00000111

00001001

00001011

11111001

11111011

1111! 100

11111101

11 1.11110

000000111

000001001

000001011

01 11 1 1001

011111011

011111101

0111 11110

011111111

Продолжение табл.3

-7 (!1001) 111 11 i 011

-5(11011) 111111010

-5(11011) 111111001 .

-7(11001) ii!1!0!!!

-5(11011), 111110110

-5(11011) 1t !110101

-5(i i0ii) i i i i iîîi i

Таблица 4

-8(11000) 01 11111111

-6(11010) 0111111110

-6 (11010) 0111111101

-4.(1!!00) 0iiiiiii00

-4 (11100) 01 1111001

1148572

ПрОдолжение табл.4

DSPSP+

-Z(11110) 0111111000

00000111

2 (00010)

6 (00110)

4 (00100)

4 (00100) 0111110111

00001000 —.6 (11010) -4 (11100) 0111110110

-4 (11100) 0111110101

-2 (11110) 0111110 100

00001001 00001010

2 (00010) 1

4 (00100) 00001011 !

00001100

-4(11100) 0111110011

00001 101

2(00610)

2 (00010),-2 (11110) 0111110010

00001 1 10

-2(11110) 0(00000}

6 (00110) Д0001111

11111011

0(00000) -6 (11010)

-4 (11100)

-6 (11010)

-6 (11010)

-8(11000) 11111100

11111101

11111111

1011111100 1011111101

1011111111

4 (00100)

6 (00110)

6 (00110)

8 (01000) Результаты по выбору определенного кодового слова для представления входного информационного слова в зависимости от текущей вариации .цифровой суммы сведены в табл.5. Предполагается, что приемлемыми являются пять типов кодовых слов: 1) каждое информационное слово может быть представлено кодовым словом, имеющим ну"левую разность, 2) каждое информационное слово представляется кодовым словом с нулевой разностью и другим кодовым словом, имеющим положительную разность 3} каждое информационное слово представляется кодовым словом с нулевой разностью и другим кодовым словом, имеющим отрицатель ную разность, 4) каждое информацион-. ное слово представляется кодовым словом с положительной pRSHocTblo u другим кодовым словом, имеющим отриI цательную разность; 5) каждое инфор.мационное слово представляется кодовым словом с положительной разностью, Таблица 5

1) Нулевая

2) Нулевая

3) Нулевая

4) +

5) +

Нулевая

Х ,Х

Х

° Х

Х

Х

Х

Х

1000000111

1000000001

1 00000101 1

1 000001 100

1000001 101

1000001 1 10

1000001111

101 11 1101 1

0111110001

0100060011

0100000001

0100000000 другим кодовым словом с нулевой разностью и еще одним кодовым словом, имеющим отрицательную разность. Знак

"Х" указывает, какое из этих кодовых слов выбирается, если значение теку-.

4р щей вариации цифровой суммы (ВЦС) по. ложительно, отрицательно или равно нулю.

45 Разность +ВЦС -ВЦС 0 ВЦС кодовых слов

Блок-схемы, представленные на фиг.9, 10 и 11 содержат и/m-разрядЬ (25 1148572 .26 ный входной преобразователь 1 кода, вого слова передается m-разрядное сдвиговый регистр 2 и селектор 48 ко- кодовое слово, формируемое входным дового слова. В каждом иэ вариантов преобразователем 1, и в соответствии реализации и-разрядное информационное с этим кодовым словом указанный сеслово передается в преобразователь 1 > лектор формирует сигнал выбора S . в параллельном коде. Входной преоб- Селектор кодового слова содержит блок разователь предназначен для перевода . 3 вычисления текущей разности и инн-разрядного информационного слова в тегратор 5 разности, показанные на соответствукщее,ему m-.ðàýðÿäíoå кодо- фиг.7. вое слово, причем указанное ш-разряд- 1О ное кодовое слово передается a парал- В варианта вариантах реализации, показанных лельном коде в сдвиговый регистр: 2 на фиг 9-11 б г. —, могут ыть предусмотрекоторый осуществляет последователь" ны блоки 24 с оки сравнения разности. с конную передачу в-разрядного кодового .. стантой (н слова. роме того, каждый селектор :1g но на фиг.5) для ограничения нежела-. кодового слова осуществляет ущ вляет формиро- тельной длины двоичных "нулей" или ванне сигнала выбора Sg, который ис- " ин " в в, — единиц в тех случаях, когда текущее пользуется для выбора положительного значение вариации цифровой суммы ранили отрицательного кодового слова. но наперед заданной величине нап иСелектор 48 содержит блок вычисления меу нулю. Помимо этого, предцолагатекущей разности, одноразрядную схе и, рядну ему .лось, что -разность равна числу двоичсравнения и Интегратор разности. ных единиц, содержащихся в кодовом к показано на фиг. 10 селе ф ., лектор . слове, минус число двоичных "н лей"

48 кодового слова по клвчен сдвигового регистра 2 и со е р содержит ии- . д ходимости разность мажет быть вычисг., в селекгор кодо-, содержащихся в кодовом слове.

1148572

1148572

Tg) б+

С Nf

Я N2 к е

Оу

lei I j i I I u I I i%

Т г г i j i d% Я»

114857

11485?2

1148572

1148572

Ф02. 11

Яцек Заказ 1618(47 Тираж 710 По ющскг е

И

Филиал ППП "Патент, r.Óëöород, ул.Проектик, 4