Матричное вычислительное устройство

 

1. МАТРИЧНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее матрицу ячеек из N строк и N столбцов, столбец корректирующих ячеек и группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход п-ой ячейки каждой строки матрицы (,...,N) подключен к первому выходу (п-1)-ой ячейки этой же строки, второй вход т-ой ячейки каждой строки матрицы (,2,..., N-t) подключен к второму выходу (ш-И)-бй ячейки этой же строки,третий вход каждой ячейки матрицы, за исключением ячеек первой строки и N-ro столбца, подключен к третьему выходу ячейки предьщущей строки последующего столбца, третьи входы ячеек первой строки и N-ro столбца матрицы соответственно подключены к первой группе информационных входов устройства первый вход п-ой к корректирующей ячейки подключен к третьему выходу (п-1)-ой ячейки первого столбца матрицы , первьй вход первой корректирунщей ячейки подключен к старшему разряду первой группы информационных входов устройства, первые выходы корректирующих ячеек соответственно подключены к первой группе выходов устройства , третьи выходы ячеек N-ой строки матрицы соответственно подключены к второй группе выходов устройства , первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соответственно подключены к второй группе информационных входов устройства, вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вторые входы каждой т-ой ячейки N-стопбца матрицы подключены к первому входу задания режима устройства , выход п-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к четвертому 1О входу j-ой ячейки п-го столбца мат (Л рицы (,2,...,п), за исключением (п-1)-ой ячейки этого же столбца, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к четвертому входу первой ячейки первой строки матрицы, причем каждая ячейка матрицы содер4 О ГО 4 СП жит одноразрядный сумматор и коммутатор , вход управления которого подклю чен к первому входу и первому выходу ячейки, первый вход, второй вход, вход переноса и выход переноса одноразрядного сумматора подключены соответственно к третьему входу, четвер-г тому входу, второму входу и второму выходу ячейки, первый и второй информационные входы коммутатора соответственно подключены к третьему входу ячейки и выходу суммы одноразрядного сумматора, выход коммутатора подключен к третьему выходу ячейки, отличающееся тем, что, с це-: лью расширения функциональных возмож ностей, путем реализации операций ум

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

„„SU„„49245

1(511 G 06 Р 7/38

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

H ABT0PCHOMV СВИДЕТЕЛЬСТВУ

{21) 3660756/24-24 (22) 05. 10. 83 (46) 07.04. 85. Бюп. № 13 (72) С.А. Волощенко (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР № 1024910, кл. С 06 F 7/52, 1981.

2. Авторское свидетельство СССР по заявке ¹ 3629796/24-24, кл. G 06 Г 7/38, 1983.

3. Deegan "Concise cellular array for multiplication and division", Electronics letters, 18th, Novemder, 1971, 7, № 23, р.702-704 (прототип). (54) (57) 1. МАТРИЧНОЕ ВЫЧИСЛИТЕЛЬНОЕ

УСТРОЙСТВО, содержащее матрицу ячеек из Ы строк и И столбцов, столбец корректирующих ячеек и группу элементов ИСКШОЧАКЩЕЕ ИЛИ, причем первый вход п=ой ячейки каждой строки матрицы (n 2,3,...,N) подключен к первому выходу (n-1)-ой ячейки этой же строки, второй вход m-ой ячейки каждой строки матрицы {m=1,2,..., И-1) подключен к второму выходу (ш+1)-ой ячейки этой же строки,третий вход каждой ячейки матрицы, за исключением ячеек первой строки и

N-го столбца, подключен к третьему выходу ячейки предыдущей строки последующего столбца, третьи входы ячеек первой строки и N-ro столбца матрицы соответственно подключены к первой группе информационных входов устройства,; первый вход и-ой к корректирующей ячейки подключен к третьему выходу (п-1)-ой ячейки первого столбца матрицы, первый вход первой корректирукщей ячейки подключен к старшему разряду первой группы информационных входов устройства, первые выходы корректируницих ячеек соответственно подключены к первой группе выходов устройства, третьи выходы ячеек N-ой строки матрицы соответственно подключены к второй группе выходов устройства, первые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы соответственно подключены к второй группе информационных входов устройства, вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вторые входы каждой m-ой ячейки И-столбца матрицы подключены к первому входу задания режима устройства, выход n-ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к четвертому Е входу j-ой ячейКи п-ro столбца мат- фу рицы (j=1,2,...,n), за исключением (и-1)-ой ячейки этого же столбца, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен .к четвертому входу первой ячейки первой строки матрицы, причем каждая ячейка матрицы содержит одноразрядный сумматор и коммута- «1Ь тор, вход управления которого подклю" 4© чен к первому входу и первому выходу фф ячейки, первый вход, второй вход, 4 вход переноса и выход переноса одно- (д разрядного сумматора подключены соответственно к третьему входу, четвертому входу, второму входу и второму выходу ячейки, первый и второй информационные входы коммутатора соответственно подключены к третьему входу ячейки и выходу суммы одноразрядного сумматора, выход коммутатора подключен к третьему выходу ячейки, о т.— л и ч а ю щ е е с я тем, что, с це- лью расширения функциональных возможностей, путем реализации операций ум, 1149245 ножения, деления, извлечения квадрат-. ного корня и операции С+А В, оно содержит столбец из N узлов настройки и N-1 элементов И, причем третья группа выходов устройства соединена с первыми выходами узлов настройки столбца, первые входы которых соединены с вторыми выходами соответствующих корректирующих ячеек столбца, вторые входы, третьи выходы и третьи входы которых соединены соответственно с вторыми выходами, первыми входами соответствующих ячеек первого столбца матрицы и вторыми выходами соответствующих узлов настройки столбца, второй вход m ro узла настройки столбца соединен с выходом m-ro эле" мента ИСКЛКИАЮЩЕЕ ИЛИ группы, третьи входы узлов настройки группы подклю-, чены к третьей группе информационных входов устройства, третий выход m-ro узла настройки столбца подключен к четвертому входу 1-ой ячейки m-ro столбца матрицы (1=ш+1, m+2,...,N), четвертый и пятый входы всех узлов настройки соединены соответственно с вторым и третьим входами задания режима устройства, четвертые входы всех корректируницих ячеек подключены к первому входу задания режима устройства, пятый вход m-ой корректирующей ячейки столбца соединен с вторым выходом (ш+1)-ой корректирующей ячейки столбца, первый вход и выход m-го элемента И соответственно подключены к выходу (m+1)-го элемента ИСКЛ10ЧАЮЩЕЕ ИЛИ и четвертому входу (ш+1)-ой ячейки m-ой строки матрицы, вторые входы всех элементов И подключены к третьему входу задания режима устройства, первый вход N-ой ячейки 0-ой .строки матрицы подключен к четверто" му входу задания режима устройства, пятый вход И-ой корректирующей ячейки подключен к шине нулевого потенциала, кроме того, узел настройки

Ф

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислителях и быстродействующих ЭВМ для содержит два коммутатора и элемент НЕ, первый вход узла настройки подключен к первому выходу узла, первому информационному входу первого коммутатора и входу элемента НЕ, выход которого подключен к первому информационному входу второго коммутатора, второй вход узла настройки подключен к второму информационному входу второго коммутатора, третий вход узла настройки подключен к второму информационному входу первого крммутатора, вход управления первого коммутатора подключен к четвертому входу узла настройки, вход управления второго коммутатора подключен к пятому входу узла настройки, выход первого коммутатора подключен к второму выходу узла настройки, выход второго коммутатора подключен к третьему выходу узла настройки.

2. Устройство по п. 1, о т л и— ч а ю щ е е с я тем, что корректирующая ячейка содержит одноразрядный сумматор, два элемента И и два элемента ИЛИ, причем первый вход, второй,вход, вход переноса, выход переноса и выход суммы одноразрядного сумматора подключены соответственно к первому входу корректирующей ячейки, выходу первого элемента ИЛИ, вьгходу второго элемента ИЛИ, второму выходу и первому выходу корректирующей ячейки, первый и второй входы первого элемента ИЛИ подключены соответственно к четвертому и пятому входам корректирующей ячейки первый и второй входы второго элемента ИЛИ соединены с выходами соответствующих элементов И, первые входы которых соединены с вторым входом корректирующей ячейки, вторые входы первого и второго элементов И соединены соответственно с первьмвходом первого элемеитаИЛИ нтретьими входом и выходом корректирующей ячейки.

1 построения однотактных многофункциональных. матричных устройств.

Известно матричное вычислительное устройство для умножения и де11492 ления двоичных чисел, содержащее матрицу ячеек из N строк и N столб- 1 цов, дополнительную строку из N ячеек, а также группы элементов И и

ИЛИ, которые выполняют функции мест- 5 ного управления и коммутации кодов операндов 1 1.

Недостатком данного устройства является ограниченность функциональных возможностей, так как устройство позволяет выполнять лишь умножение и деление.

Известно матричное вычислительное устройство, содержащее матрицу ячеек, дополнительный столбец ячеек, стол- 15 бец управляющих узлов.

Данное устройство позволяет выполнять умножение, деление, извлечение квадратного корня и вычислять .функцию С+АВ P2).

Недостатком данного устройства является низкое быстродействие.

Наиболее близким к изобретению по технической сущности является матричное вычислительное устройство, содержащее матрицу ячеек из N строк и N-столбцов, столбец из И управляющих ячеек и строку из N элементов ИСКЛЮЧАКЩЕЕ ИЛИ, первый вход и-ой ячейки каждой строки матрицы ЗО (n=2,З, ° ° °,N) подключен к первому выходу (n-1)-ой ячейки этой же строки, второй вход m-ой ячейки каждой строки матрицы (m=1,2,...,И-1) подключен к второму выходу (ш+1)-ой д5 ячейки этой же строки, третий вход каждой ячейки матрицы, за исключением ячеек первой строки и N-ro столбца, подключен к третьему выходу ячейки предыдущей строки последующего столб-4О ца, третьи входы ячеек первой строки и N-го столбца матрицы соответственно подключены к первым информационным входам устройства, первые входы эле-ментов ИСКЛЮЧАКЩЕЕ ИЛИ соответствен-.45 но подключены к вторым информационным входам устройства, а вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, а также вторые входы ячеек И-го столбца мат-. рицы подключены к входу .управления SO устройства, четвертый вход ячейки каждой строки матрицы, за исключением ячеек первой строки, подключен к четвертому выходу ячейки предыдущей строки того же столбца матрицы, пер- у вый вход и второй выход р-ой ячейки. первого столбца (p=f,2,...,N) подключены соответственно к первому

45 4 выходу и второму входу 1 -ой управля ющей ячейки, третий вход и-ой управляющей ячейки подключен к третьему выходу (п-1)-ой ячейки первого столб ца матрицы, четвертый вход m-ой управляющей ячейки подключен к четвер. тому выходу (т+1)-ой управляющей ячейки, первые входы управляющих яч I ек соответственно подключены к третьим информационным входам устройст-1 ва, третьи выходы управлямцих ячеек соответственно подключены к первым информационным выходам устройства, а третьи выходы ячеек N-ой строки матрицы — к вторым информационным выходам, пятые входы управляющих ячеек подключены к входу управления устройства, выходы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ соединены с четвертыми входами соответствующих ячеек первой строки.

Причем каждая ячейка матрицы содержит одноразрядный сумматор и коммутатор, вход управления которого подключен к первому выходу ячейки, первый вход, второй вход, вход переноса и выход переноса одноразрядного сумматора подключены соответственно к третьему входу, четвертому входу, второму входу и второму выходу ячейки, первый и второй входы коммутатора соответственно подключены к третьему входу и выходу суммы одноразрядного сумматора, а выход коммутатора — к третьему выходу ячейки, четвертый вход которой подключен к четвертому ее выходу. Каждая управляющая ячейка содержит одноразрядный сумматор, коммутатор, элемент И и элемент ИЛИ, первый вход которого подключен к пятому входу ячейки и входу управления коммутатора, а второй вход элемента ИЛИ вЂ” к первому выходу ячейки и выходу коммутатора, первый вход которого подключен к первому входу ячейки, а второй вход - к выходу суммы одноразрядного сумматора и третьему выходу ячейки, четвертый вход ячейки подключен к входу переноса одноразрядного сумматора, выход переноса которого подключен к четвертому выходу ячейки, первый вход одноразрядного сумматора подключен к третьему входу ячей-. ки> а второй вход одноразрядного сумматора - к выходу элемента И, первый вход которого подключен к вы". 1149245 ходу элемента ИЛИ, а второй вход — к второму входу ячейки 3 J.

Недостатком известного устройства .является ограниченность функциональных возможностей, так как выполняется лишь умножение, деление н вычисление функции вида С+А В.

Целью изобретения является расширение функциональныхвозможностей путем : реализпции умножения,деленияоперацин

С+А В и извлечения квадратного корня.

Поставленная цель достигается тем, что матричное вычислительное устройство, содержащее матрицу ячеек из N строк и N столбцов, столбец >5 корректирующих ячеек и группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход и-й ячейки каждой строки матрицы (n=2,3,...,N) подключен к первому выходу (и- 1) oé ячейки этой же строки, второй вход m-ой ячейки каждой строки матрицы (m=1,2,...,N-1) .подключен к второму выходу (m+1)-ой ячейки этой же строки, третий вход каждой ячейки матрицы, эа исключени- 5 ем,ячеек первой строки и И-ro столб- ца, подключен к третьему выходу ячейки предыдущей строки последующего столбца, третьи входы ячеек первой строки и N-ro столбца матрицы соот- 30 ветственно подключены к первой группе информационных входов устройства, первый вход и-ой корректирующей ячей ки подключен к третьему выходу (и-1)-ой ячейки первого столбца матри- д цы, первый вход первой корректирующей ячейки подключен к старшему разряду первой группы информационных входов устройства, первые выходы корректирунхцих ячеек соответственно подключе-4 ны к первой группе выходов устройства, третьи. выходы ячеек N-ой строки матрицы соответственно подключены к второй группе выходов устройства, первые входы элементов ИСКЛЮЧАКЩЕЕ ИЛИ5 группы соответственно подключены к второй группе информационных входов устройства, вторые входы элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, вторые входы каждой m-ой ячейки N" ro столбца матрицы SO подключены к первому входу задания режима устройства, выход и-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к четвертому входу j-ой ячейки n-ro столбца матрицы (3=1,2,...,n), за исключением у (и-1)-ой ячейки этого же столбца, выход первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к четвертому входу первой ячейки первой строки матрицы, причем каждая ячейка матрицы содержит одноразрядный сумматор и коммутатор, вход управления которого подключен к. первому входу и первому выходу ячейки, первый вход, второй вход, вход переноса и выход переноса одноразрядного сумматора подключены соответственно к третьему входу, четвертому входу, второму входу и второму выходу ячейки, первый и второй информационные входы коммутатора соответстценно подключены к третьему входу ячейки и выходу суммы одноразрядного, сумматора, выход коммутатора подключен к третьему выходу ячейки, содер- жит столбец из N узлов настройки и

N-1 элементов И, причем третья группа выходов устройства соединена с первыми выходами узлов настройки столбца, первые входы которых соединены с вторыми выходами соответствующих корректирующих ячеек столбца, вторые входы, третьи выходы и третьи входы которых соединены соответственно с вторыми выходами, первыми входами соответствующих ячеек первого столбца матрицы и вторыми выходами соответствук4цих узлов настройки столбца, второй вход m-ro узла настройки столбца соединен с выходом m-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, третьи .входы узлов настройки группы подключены к третьей группе информационных входов устройства, третий выход m-ro узла настройки столбца подключен к четвертому входу 1-ой ячейки ш-ro столбца матрицы (1=ш+1, m+2,...,N), четвертый и пятый входы всех узлов настройки соединеж) соответственно со вторым и третьим входами задания режима устройства:, четвертые входы всех корректирующих ячеек подключены к первому входу задания режима устройства, пятый вход

m-ой корректирующей ячейки столбца соединен с вторым выходом (а+1)-ой корректирующей ячейки столбца, первый вход и выход m-го элемента И соответственно подключены к выходу (пф1)-го элемента ИСКЛЮЧАЗМЦЕЕ ИЛИ и четвертому входу (m+1)-ой ячейки

m-ой строки матрицы, вторые входы всех элементов И подключены к третьему входу задания режима устройства, первый вход N-ой ячейки N-ой строки матрицы подключен к четвертому входу задания режима устройства, . 1149245 пятый вход N-ой корректируяцей ячейки подключен к шине нулевого потен- . циала, кроме того, узел настройки содержит два коммутатора и элемент НЕ, первый вход узла настройки 5 подключен к первому выходу узла, первому информационному входу первого коммутатора и входу элемента НЕ, выход которого подключен к первому информационному входу второго комму- 10 татора, второй вход узла настройки подключен к второму информационному входу второго коммутатора, третий вход узла настройки подключен к второму информационному входу первого IS коммутатора, вход управления первого коммутатора подключен к четвертому входу узла настройки, вход управления второго коммутатора подключен к пятому входу узла настройки, вы- 20 ход первого коммутатора подключен к

BTOPONjj b O 1I 3 H Y HKH, Bbl ход:второго коммутатора подключен .к третьему выходу узла настройки.

Корректирующая ячейка содержит 25 одноразрядный сумматор, два элемента И и два элемента ИЛИ, причем первый вход, второй вход, вход переноса, выход перекоса и выход суммы одноразрядного сумматора подключены со- 30 ответственно к первому входу корректирующей ячейки, выходу первого элемента ИЛИ, выходу второго элемента ИЛИ, второму выходу и первому выходу корректирующей ячейки, первый и 35 второй входы первого элемента ИЛИ подключены соответственно к четвертому и пятому входам корректирующей ячейки, первый и второй входы второго элемента ИПИ соединены с выхода- 40 ми соответствукицих элементов И, первые входы которых соединены с вторым входом корректирующей ячейки, вторые входы первого и второго элементов И соединены соответсвенко с первым вхо-4S дом первого элемента ИЛИ и третьими входом и выходом корректирующей ячейки.

На фиг.1 приведена структурная . схема матричного вычислительного уст-10 ройства (при N=4); на фиг.2 — функциональная схема ячейки матрицы, на фиг.З вЂ” функциональная схема корректирующей ячейки; на фиг.4 — функциональная схема узла настройки.

Иатричное вычислительное устройство содержит ячейки 1 матрицы, корректирунзцие ячейки 2, узлы 3 настройки, элементы ИСКЛЮЧАЮЩЕЕ HflH 4, элементы И 5, а также имеет первые 6, вторые 7 и третьи 8 группы информационных входов устройства, первый 9, второй 10, третий 11 и четвертый 12 входы задания режима устройства, первые 13, вторые 14 и третьи 15 группы выходов устройства, пыну 16 нулевого потенциала.

Каждая из ячеек 1 матрицы содержит одноразрядный сумматор 17, коммутатор 18, а также первый 19, второй 20, третий 21 и четвертый 22 вхо" ды ячейки, первый 23, второй 24 и третий 25 выходы ячейки.

Каждая корректирующая ячейка 2 содержит одноразрядный сумматор 26, элемент ИЛИ 27 и элемент ИЛИ 28, элементы И 29 и 30 первый 31, второй 32, третий 33, четвертый 34 и пятый 35 входы ячейки, первый 36, второй 37 и третий 38 выходы ячейки.

Кажцый узел 3 настройки содержит первый 39 и второй 40. коммутаторы, элемент НЕ 41 а также имеет первый

42, второй 43, третий 44, четвертый

45 и пятый 46 входы узла, первый 47, второй 48 и третий 49 выходы узла.

Ячейки матрицы и корректирующие ячейки предназначены для выполнения арифметических действий. Узлы настройки определяют, какое арифмети- . ческое действие будет выполнено в соответствующей строке ячеек. Элементы ИСКЛЕЯАММцЕЕ ИЛИ кредказяачекы для передачи операндов в прямом или обратном коде. Элементы И маскируют некоторые из разрядов кодов с цалью видоизменения выполняемых.действий в отдельных ячейках матрицы.

Состояние групп входов и выходов в зависимости от выполняемой операции описывается следуки ей таблицей.

i 149245

Группы выходов

Входы режима

Группы информационных вхоов

Операция

12 6

10 11

Умножение

Произведе- Произвение стар- дение шего раз- младшего ряда разряда

0 1 1 0 Нулевой Множимое Множикод тель

С+А-В

С+А В

С+А-В О 1 1 0 Код С Множимое Множительмладшего разряда старшего разряда

Деление

Остаток

Частное

Извлечение корня

Остаток

Корень

Подкоренное выражение

1 О 1 1 Делимое Делитель

1 0 0 0 Нулевой код

Матричное вычислительное устройст" во работает следующим образом.

Перед выполнением умножения и вычисления С+А В осуществляется на- 35 стройка элементов и узлов устройства. Елиничные сигналы на входах 10 настраивают коммутаторы 39 узлов 3 на передачу с входов 8 устройства в первые входы ячеек соответствующих 40 строк матрицы разрядов множителя.

Единичные сигналы на входах 11 настраивают коммутаторы 40 узлов 3 на передачу сигналов с вторых входов на третьи выходы этих же узлов. 45

Этим же сигналом элементы И 5 настраиваются на логическое повторение.

Все это обеспечивает передачу на четвертые входы ячеек 1 всех строк матрицы кода миожимого. SO

Нулевой сигнал на входе 12 предназначен для передачи на вход переноса линейки сумматоров ячеек I

Й-ой строки матрицы логического нуля.

Нулевой сигнал на входе 9 настра- 55 ивает элементы ИСИПОЧАКЩЕЕ ИЛИ 4 на логическое повторение. Вследствие этого код множимого поступает в матрицу ячеек без инвертирования. Этот же сигнал формирует логические нули на входы переносов линеек сумматоров ячеек 1 первых К-1 строк матрицы.

Нулевые сигналы, поступающие с входов

9 на четвертые входы корректирующих ячеек, позволяют также организовать цепь распространения переносов между сумматорами этих ячеек.

Умножение А на В выполняется, начиная со старших разрядов. множителя.

При единичном значении текущего разряда множителя на третьи выходы ячеек 1 с помощью коммутаторов 18, управляемых сигналом текущего разряда множителя, передается код предыдущей текущей суммы, просуммированной с сдвинутым на разряд в сторону младших разрядов кодом множимого А, а при нулевом - код предыдущей текущей суммы

При нулевом значении текущего разряда множителя цепь переноса с помощью элемента И 30 обрывается, а при единичном восстанавливается. На выходах 13 формируется И старших разря1149245!

2 дов произведения, а на выходах 14—

N младших разрядов произведения.

При вычислении функции С+А В первые 2 N разрядов формируются так же, как и при умножений, а самый старший, 5 (20+1)-й разряд, формируется на первом выходе первого узла 3 настройки.

При делении на входы 6 подают 2N-разрядный код мантиссы делимого, а на входы 7 - N-разрядный код мантиссы делителя.

Выполнению операции деления предшествует настройка элементов и узлов устройства. Нулевой. сигнал на входах

10 настраивает коммутаторы 39 узлов

3 на передачу во вторые выходы сигналов, которые поступают на первые входы этих же узлов.

Единичный сигнал на входах 11 настраивает элементы И 5 на логическое повторение. Этот же сигнал, поступающий на пятые входы узлов 3, настраивает коммутаторы 40 на передачу

- сигналов с вторых входов на третьи выходы этих же узлов. Единичный сигнал на входе 12 необходим для формирования кода дополнения в Й-ой строке матрицы.

Единичный сигнал на входе 9, подключенном к вторым входам элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 4, настраивает эти элементы на формирование обратного кода делителя. Этот же управляющий сигнал, поступающий на четвертые входы корректирукщих ячеек ЗЗ блокирует распространение переноса между сумматорами этих ячеек, формирует логическую единицу в знаковый разряд, которая необходима для Фор-. мирования отрицательного знака дели- 4 теля, а также создает цепь переноса между ячейками первого столбца матрицы и корректирующими ячейками соответ" ствукицих строк.

Выполнение операции деления начи- 45 нается с вычитания делителя из сдвинутого на разряд в сторону старших разрядов делимого. При этом сдвиг на один разряд обеспечивается соответствунзцей подачей кодов делимого и 50 делителя в ячейки первой строки. А вычитанию соответствует суммирование делимого с дополнительным кодом делителя, который получен формированием элементами ИСКЛЮЧА1ОЩЕЕ ИЛИ 4 55 обратного кода делителя и единицей переноса в сумматор N-ой ячейки первой строки.

Первая .цифра частного формируется на первом выходе первого узла 3. В зависимости от значения этой цифры формируется первый остаток, который с третьих выходов ячеек первой строки матрицы поступает на третьи входы ячеек второй строки устройства. Причем, если первая цифра частного равна единице, коммутаторы 18 ячеек

1 передают на третьи выходы значение кода с выходов сумматоров 17; когда же первая цифра частного равна нулю, коммутаторы 18 передают на третьи выходы значение кода с третьих входов ячеек.

Во второй строке матрицы из сдвинутого на разряд влево первого остатка вычитается код делителя.

Вторая цифра частного формируется на первом выходе второго узла 3, а второй остаток формируется на третьих выходах ячеек второй строки матрицы.

В последующих строках устройства выполняются аналогичные действия в соответствии с алгоритмом деления с восстановлением остатка. Причем восстановлению остатка соответствует передача коммутаторами 18 ячеек 1 кодов с третьих входов этих же ячеек.

Код частного в И разрядов формируется на выходах 15 устройства, а остаток от деления — на выходах 14 устройства.

Нри извлечении квадратного корня на входы 6, sa исключением входа 6, подключенного к первой корректирующей ячейке 2, подают (2N-1)-разрядный код мантиссы подкоренного выражения, а на входы 7 - код нулей.еНа вход 6, который подключен.к первому входу первой корректирукщей ячейки 2, подают нулевой сигнал.

Перед выполнением операции извлечения квадратного корня осуществляется настройка элементов и узлов устройства. Нулевой сигнал на входах

10 настраивает коммутаторы 39 управляющих узлов 3 на передачу во вторые выходы сигналов, поступающих на первые входы этих же узлов.

Нулевые сигналы на входах 11, пройдя через элементы И 5, позволяют сформировать на четвертые входы (m+1)-их ячеек m-ых строк матрицы такие же нулевые сигналы. Одновременно с этим нулевыми сигналами на входах 1 1 осуществляется настройка ком" мутаторов 40 узлов 3 на передачу

1149245 проинвертированных с помощью элементов НЕ 41, сигналов с первых входов узлов на третьи их выходы.

Нулевой сигнал на входе 12 предназначен для формирования логическо- э го нуля на вход переноса ячеек N строки.

Единичный сигнал на входе 9 настраивает элементы ИСКЛЮЧМОЩЕЕ КПИ 4 на формирование кода единиц, поступа-1О ющего далее в четвертые входы соответствующих ячеек матрицы. Этот же сигнал, поступаннций на четвертые входы корректирующих ячеек, блокирует распространение переносов между. сумматорами этих ячеек, формирует единицу в знаковый разряд, которая йеобходима для отрицательного знака в коде вычитаемого, и создает цепь переноса между ячейками первого столбца матрицы и корректирующими ячейками соответствуннцих строк.

Этот же сигнал, поступакицнй на вторые входы ячеек Б-ro столбца матрицы, необходим для безусловной переда-25 чи через f-е ячейки m-ой строки матрицы кодов подкоренного выражения.

Выполнение операции извлечения квадратного корня начинается с вычи- ЗО тания в первой строке устройства нз двух старших разрядов подкоренного выражения С1С кода 01.

Для того чтобы младшие нз разря" дов подкоренного выражения (С С4. и другие) были безусловно переданы в. следующие строки устройства, код этих разрядов сумиируется с кодом единиц, при этом к самому младшему разряду прибавляется единица переноса. Воз- 4р никанзцая при.этом единица переноса используется в младшем разряде кода

1. 11 °

Первая цифра корня Z формируется на первом выходе первого узла 3. В 45 зависимости от значения этой цифры формируется первый остаток, который с третьих выходов ячеек первой строки матрицы поступает на третьи выходы ячеек второй строки устройства.

Причем, если первая цифра корня равна единице, коммутаторы 18 ячеек 1 передают на третьи выходы значение кода с выходов сумматоров 17. Когда же первая цифра корня равна нулю, коммутаторы 18 восстанавливают остаток путем передачи на третьи выходы значения кода с третьих входов ячейки. Такая работа коммутаторов, управляемых по значению цифры корня

3„, тем не менее не влияет на безусловную передачу s следукщие строки младших из разрядов подкоренного выражения.

Во второй строке к сдвинутому на разряд влево остатку добавляется две следующие цифры подкоренного выражения. Из полученного кода далее вычитают код Е.101. Вторая цифра корня Z формируется на первом выходе второго узла 3, а второй остаток - на третьих выходах ячеек второй строки матрицы. Для безусловной передачи разрядов С С в следующие строки код этих разрядов суммируется кодом единиц, причем к младшему разряду единичного кода прибавляется единица переноса.

В последуницих строках устройства выполняются аналогичные действия, соответствующие извлечению квадратного корня по алгоритму с восстановлением остатка.

Код корня в N разрядов формируется на выходах 1S устройства, а остаток от извлечения квадратного корняна выходах 14 устройства.

При незначительном увеличении оборудования существенно расширяются функциональные возможности устройства. Необходимо при этом отметить, что быстродействие выполнения операций умножения и деления остается. на уровне быстродействия известного устройства.

1149245

3КЦЗЩЯ Заказ 1894/34 ТиРаж 710 Oogamcsoe