Последовательный сумматор

 

ПОСЛЕДОВАТЕЛЬНЫЙ СУШАТОР , содержащий одноразрядный сзгмматор , два элемента И, элемент ИЛИ и регистр сдвига, содержащий в каждом разряде триггер, тактовый вход которого соединен с тактовой шиной последовательного сумматора, прямой выход триггера регистра сдвига, где празрядность суммируемых чисел, соединен с первьм входом первого элемента И, отличающийся тем, что, с целью повьшения быстродействия при суммировании чисел, поступающих старшими разрядами вперед, и сокращения объема оборудования, он содержит третий элемент И и два элемента НЕ, а каждый разряд регистра сдвига , начиная с второго, содержит три элемента И, элемент ИЛИ и элемент НЕ, причем первый вход одноразрядного сумматора соединен с выходом первого элемента И, выход суммы соединен с первмм входом второго элемента И и с выходом сумья 1 последовательного сумматора, выход второго элемента И соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, первый вход которого соединен с входом первого слагаемого последовательного сумматора , а второй вход соединен с шиной разрешения приема первого слагаемого последовательного сумматора и через первый элемент НЕ - с вторым входом второго элемента И, выход элемента ИЛИ подключен к D-входу триггера первого разряда регистра сдвига, в каждом разряде регистра сдвига, начиная с второго, первый вход первого элемента И регистра сдвига соединен с первым входом второго элемента И регистра сдвига и через элемент НЕ регистра сдвига - с первым входом третьего элемента И регистра сдвига, вторые входы второго и третьего элементов И регистра сдвига соединены соответственно с инверсньм и аряыьы выходами триггера предыдущего разряда регистра сдвига, выход первого СО элемента И регистра сдвига соединен ю с первым входом первого элемента И регистра сдвиса следующего разряда, а второй вход первого элемента И регистра сдвига - с вторьм входом третьего элемента И реиэдстра сдвига , выходы второго я третьего элементов И регистра сдвига соедсшеш с соответствуиярши входами элемента ИЛИ регистра сдвига, выход которого соединен с D-входом триггера того же разряда регистра сдвига первый вход первого элемента И второго разряда регистра сдвига соединен с выходом переноса одноразрядного сумматора и с выходом переноса

„.SU„„114

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН цц С 06 Р 7/50

ОПИСАНИЕ ИЗО6РЕТЕНИЯ

Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИ П=Т СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3654647/24-24 (22) 19. 10. 83 (46) 07.04.85. Бюл. Ф 13 (72) И.М. Криворучко (71) Таганрогский радиотехнический .институт им. В.Д. Калмыкова (53) 681.325.5(088 ° 8) (56) f. Авторское свидетельство СССР

Р 674018, кл. G 06 F 7/50, 1976.

2. Соловьев Г.Н, Арифметические устройства ЭВМ. М., "Энергия", 1978, с. 137, рис, 5.16 а (прототип). (54) (57) ПОСЛЕДОВАТЕЛЬНЫЙ СУММАТОР, содержащий одноразрядный сумма. тор, два элемента И, элемент ИЛИ и регистр сдвига, содержащий в каждом разряде триггер, тактовый вход которого соединен с тактовой шиной последовательного сумматора, прямой выход ь-го триггера регистра сдвига, где и - разрядность суммируемых чисел, соединен с первым входом первого элемента И, о т л ичающий с я тем, что, с целью повышения быстродействия при суммировании чисел, поступающих старшими разрядами вперед, н сокращения объема оборудования, он содержит третий элемент И и два элемента

НЕ, а каждый разряд регистра сдвига, начиная с второго, содержит три элемента И, элемент ИЛИ и элемент НЕ, причем первый вход одноразрядного сумматора соединен с выходом первого элемента И, выход суммы соединен с первым входом второго элемента И и с выходом суммы последовательного сумматора, выход второго элемента И соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, первый вход которого соединен с входом. первого слагаемого последовательного сумматора, а второй вход соединен с шиной разрешения приема первого слагаемого последовательного сумматора и через первый элемент ИЕ - с вторым входом второго элемента И, выход элемента ИЛИ подключен к

D-входу триггера первого разряда регистра сдвига, в каждом разряде регистра сдвига, начиная с второго, первый вход первого элемента И регистра сдвига соединен с первым входом второго элемента И регистра сдвига и через элемент НЕ регистра сдвига — с первым входом третьего элемента И регистра сдвига, вторые входы второго и третьего элементов

И регистра сдвига соединены соответственно с инверсным и прямьм выходами триггера предццущего разряда регистра сдвига, выход первого элемента И регистра сдвига соединен с первым входом первого элемента И регистра сдвига следующего разряда, а второй вход первого элемента И регистра сдвига — с вторьм входом третьего элемента И регистра сдвига, выходы второго и третьего элементов И регистра сдвига соединены с соответствующими входами элемента ИЛИ регистра сдвига, выход которого соединен с В-входом триггера того же разряда регистра сдвига, первый вход первого элемента И второго разряда регистра сдвига соединен с выходом переноса одноразрядного сумматора и с выходом переноса

1149248 последовательного сумматора, второй вход первого элемента И через втовход одноразрядного сумматора соеди- рой элемент НЕ подключен к шине оконнен с входом второго слагаемого чания суммирования последовательно\ последовательного сумматора, второй . го сумматора.

f

Изобретение относится к вычислительной технике и предназначено для использования в решающих блоках цифровых интегрирующих структур (ЦИС), а также может быть использовано в процессорах цифровых вычис" лительных машин.

Известен последовательный сумматор, содержащий одноразрядный сумматор, элементы И, ИЛИ и задержки.

Данный сумматор осуществляет сложение чисел, поступающих старшими разрядами вперед и представленных в избыточной системе счисления 1).

Недостатком сумматора является

15 невозможность суммирования чисел в двоичном коде.

Наиболее близким к предлагаемому по технической сущности является последовательный сумматор, который содержит одноразрядный сумматор, два элемента И, элемент ИЛИ и регистр сдвига, содержащий в каждом разряде триггер, тактовый вход которого соединен с тактовой шиной последовательного сумматора. Сумматор содер25 жит также второй и третий регистры, элемент задержки и преобразователь кода (2).

Недостатками известного сумматора являются низкое быстродействие при суммировании чисел, поступающих старшими разрядами вперед, и большой объем оборудования, что обусловлено необходимостью предварительного размещения суммируемых чисел в регистрах, откуда они затем выдвигаются младшими разрядами вперед.

Целью изобретения является повышение быстродействия последовательного сумматора при суммировании чисел, поступающих старипми разрядами вперед, и сокращение объема оборудования.

Поставленная цель достигается тем, что последовательный сумматор, содержащий одноразрядный сумматор, два элемента И, элемент ИЛИ и регистр сдвига, содержащий в каждом разряде триггер, тактовьй вход которого соединен с тактовой шиной последовательного сумматора, прямой выход и-го триггера регистра сдвига, где и — разрядность суммируемых чисел, соединен с первым входом первого элемента И, содержит третий элемент И и два элемента

НЕ, а кажцый разряд регистра сдвига, начиная с второго, содержит три элемента И, элемент ИЛИ и элемент НЕ, причем первый вход одноразрядного сумматора соединен с выходом первого элемента И, выход суммы соединен с первым входом второго элемента И и с выходом суммы последовательного сумматора, выход второго элемента И соединен с первым входом элемента ИЛИ, второй вход которого соединен с выходом третьего элемента И, первый вход которого соединен с входом первого слагаемого последовательного сумматора, а второй вход соединен с шиной разрешения приема первого слагаемого последовательного сумматора и через первый элемент НЕ— с вторым входом второго элемента И, выход элемента ИЛИ подключен к

D-входу триггера первого разряда регистра сдвига, в каждом разряде регистра сдвига, начиная с второго, первый вход первого элемента И регистра сдвига соединен с первым входом второго элемента И регистра сдвига и через элемент НЕ регистра сдвига — с первым входом третьего элемента И регистра сдвига, вторые входы второго и третьего элементов

И регистра сдвига соединены соответ49248

2S

50 ственно с инверсным и прямым выходами триггера предыдущего разряда регистра сдвига, выход первого элемента И .регистра сдвига соединен с первым входом первого элемента

И регистра сдвига следующего разряда, а второй вход первого элемента

И регистра сдвига — с вторым входом третьего элемента И регистра сдви- га, выходы второго и третьего элементов И регистра сдвига соединены с соответствующими входами элемента ИЛИ регистра сдвига, выход которого соединен с D-входом триггера того же разряда регистра сдвига, первый вход первого элемента И второго разряда регистра сдвига соединен с выходом переноса одноразрядного сумматора и с выходом переноса последовательного сумматора, второй вход одноразрядного сумматора соединен с входом второго слагаемого последовательного сумматора, второй вход первого элемента И через второй элемент НЕ подключен к шине окончания суммирования последовательного сумматора.

На чертеже представлена функциональная схема последовательного сумматора.

Сумматор содержит одноразрядный сумматор 1, элементы И 2 и 3, элемент ИЛИ 4, элемент НЕ 5, регистр сдвига, содержащий в каждом разряде D-триггер 6, элементы И 7-9, элемент ИЛИ 10 и элемент НЕ 11. Сумматор содержит также элемент И 12 и элемент НЕ 13.

Сумматор имеет входы 14 и 15 первого и второго слагаемых, шину 16 разрешения приема первого слагаемого, тактовую шину 17 и шину окончания суммирования 18. Выходами сумматора являются выход 19 суммы и выход 20 переноса.

Последовательный сумматор работает следующим образом.

Для приема первого слагаемого на вход 16 подаемся сигнал разрешения записи длительностью и тактов (и — число триггеров в регистре сдвига), который открывает элемент

И 3, на второй вход которого с входа 14 поступает модифицированный дополнительный код первого слагаемого старшими разрядами вперед, В результате этого код первого слагаемого, пройдя через открытый 4 элемент И 3 и элемент ИЛИ 4, поступает на D-вход первого триггера

6 и за тактов заносится в триггеры 6 регистра сдвига. Так как слагаемые поступают последовательно во времени, то во время записи первого слагаемого на входе 15 появляется сигнал логического "0". На выходе переноса сумматора 1 также нулевой потенциал, что приводит к закрыванию элементов И 10 и 7 и открыванию элементов И 8.

Коды слагаемых имеют (n — 1)-разряд, причем в первых двух разрядах располагаются знаковые разряды модифицированного дополнительного кода. а с третьего по (n- 1) разряд размещаются числовые разряды со старшего по младший. Последний, и-й разряд, является служебным и служит для временного хранения возникающего при суммировании переполнения за знаковые разряды, которые стираются на элементе И 12 подачей в и -м такте через элемент НЕ 13 сигнала окончания суммирования. После записи первого слагаемого сигнал разрешения приема на входе 16 исчезает и элемент

И 3 закрывается, а на выходе элемента НЕ 5 появляется единичный сигнал, который открывает элемент

И 2. Одновременно тактирующие импульсы с входа 17 начинают сдвигать с единичного выхода последнего, и -го D-триггера 6 регистра сдвига, через открытый элемент

И 12 (на выходе элемента И 13 запирающий сигнал появляется лишь в конце суммирования в р -ном такте) на вход сумматора 1 последо вательный модифицированный дополl нительный код первого слагаемого старшими разрядаии вперед, а на второй вход этого сумматора 1 одновременно начинает поступать с входа 15 последовательный модифицированный код второго слагаемого старшими разрядами вперед. Одноразрядный сумматор 1 производит в каждом такте суммирование одноименных разрядов слагаемых. При этом, если в суимируемых г-х разрядах хотя бы у одного из слагаемых находится "0", то в i-м такте сигнал на выходе переноса сумматора 1 отсутствует, а значение суммы с выхода суммы сумматора 1 проходит

49248 б сдвига. При этом, если результат суммирования в (i-1)-м такте равен нулю, то в i-м такте на единичном выходе первого D-триггера 6 нулевой

5 сигнал и элемент И 9 второго разряда регистра сдвига закрыт, а на нулевом выходе этого триггера еди- . ничный сигнал, который проходит элемент И 7 и элемент ИЛИ 10 и пос10 тупает на информационный вход второго 9-триггера 6. В результате в

i-м такте при суммировании двух единиц в первый D-триггер 6 записывается результат суммы в i-м такте, 15 т.е. "0", а во второй D-триггер б— измененный с учетом возникшего в 1 м такте переноса результат суммирования (i-1)-го такта, т.е, вместо "0" записывается "1". Наприрр мер:

un t ау ау

+Од,аду! 0

P- Т

Яви»

Р" Т

@маме

Pr &NAVPgPy Ра

В приведенном примере использова- i5 ны следующие обозначения: П-„ц — зна5м1 чение переноса одноразрядного сум5еа матора 1 a.i-м такте, С вЂ” знаЭ 11 через открытый элемент И 2 и через элемент ИЛИ 4 и записывается в первый D-триггер б регистра сдвига и с помощью тактирующих импульсов, поступающих на вход 17, сдвигается в х-й разряд.

Если в i-х разрядах обоих слагаемых имеется "1", то на вьиоде переноса сумматора 1 в х-м такте появляется единичный сигнал, который поступает на вход элемента

И 9 второго разряда регистра сдви- га, а также на вход элемента И 7 и на вход элемента НЕ 11, закрыв тем самым элемент И 8 второго разряда регистра сдвига и открыв элементы И 9 и 7, а результат суммы с выхода суммы сумматора 1 поступает на информационный вход D-триггера 6 первого разряда регистра чение суммы одноразрядного сумматора 1 в i-м такте, Р-Т вЂ” результат суммирования в i-м такте, 1И-8— единичные выходи с первого по вось1149248

1 1,1111 а

1 f, 10611

1такт

2такт

-Т

P-Т

Фтакт

Р-Т

Утакт бтакт

Р" Т

Р-Т

P-Т

Р1 Р2 И P+ PS РУ Р1 Ра

Результат суммирования в зависимости от дальнейшего использования либо снимается с выхода последнего н -ro D-триггера б регистра сдвига через элемент И 12, либо снижается с выходов суммы и переноса одноразмой D-триггеров регистра сдвига;

Р1 — PS — с первого по восьмой разряды результата, Последний, и -й такт (в приведенном примере 8-й такт), используется для устранения возникающего в некоторых случаях переноса за знаковые разряды (в приведенном примере такой перенос ототсутствует).

При суммировании отрицательных чисел или отрицательных с положительными возникает перенос за знаковые разряды, который фиксируется в дополнительном служебном разряде, стоящем после числовых разрядов перед знаковыми, т.е. если считать, что знаковые разряды находятся в первом и втором разрядах, то служебньпк является n --й "разряд. Обнуление служебного разряда производится

5 в конце каждого цикла суммирования подачей сигнала окончания суммирования, совпадающего с и-м тактом, через вход 18 на вход элемента

НЕ 13, на выходе которого появляется в и-м такте нулевой сигнал, запрещающий прохождение информации в и - м такте на информационный вход первого D-триггера 6 регистра сдвига.

В качестве примера представим суммирование двух отрицательных чи.— сел:

Рядного комбинационного еумматора

1, либо снимается параллельным ко55 дом с единичных выходов определенного числа Э-триггеров 6 регистра сдвига, начиная с первого В-триггера 6. В последних двух случаях вы149248

Составитель А. Степанов

Редактор Т. Кугрышева. Техред С.Мигунова Корректор В.Гирняк

Заказ 1894/34 Тираш 710

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Подписное

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

9 1 деление приращений задолго до окон.чания суммирования вследствие обработки старшими разрядами вперед позволяет производить обмен приращениями между решающими блоками ЦИС параллельно вычислениям, что значи.тельно сокращает длительность шага интегрирования.

По сравнению с известным предлагаемый сумматор кроме того, что позволяет выделять приращение до окончания суммирования, не требует дополнительных циклов для перехода от старших разрядов к младшим. Это позволяет повысить быстродействие

5 сумматора не менее чем в два раза при последовательном (поочередном) поступлении входных слагаемых. Кро- ме того, в предлагаемом сумматоре используется только один регистр сдвига, тогда как в известном принципиально необходимы два регистра сдвига.