Устройство идентификации адреса магистрального модуля

 

УСТРОЙСТВО ИДЕНТИ ШКАЦИИ АДРЕСА МАГИСТРАЛЬНОГО МОДУЛЯ, содержащее регистр адреса, группа информационных входов которого является первой группой входов данных устройства , и компаратор, первая группа информационных входов которого соединена с группой информационных выходов регистра адреса, вторая группа информационных входов ксфтаратора соединена с первого по п-й разрядными входакш (п-разрядность адреса) группы адресных входов устройства, выход компаратора является выходом выборки устройства , отличающееся тем, что, с целью распирення области применения за счет увеличения адресного пространства, в него введены триггер, три элемента И, два элемента Й-НЕ и коммутатор, группа вЫ- ходов которого является группой информационных выходов устройства, первая группа информационных входов коммутатора соединена с группой информационных выходов регистра адреса, вторая группа информационных входовкоммутатора является второй группой входов данных устройства, управляющий вход коммутатора соединен с (п+1)-м разрядным входом группы адресных входов устройства, разрешающий вход коммутатора соединен с инверсным входом первого элемента И и с выходом первого элемента И-НЕ, первый вход которого является входом управления чтением устройства, второй вход соединен с выходом компаратора , разрешакяций вход которого соединен с выходом второго элемента И, первый вход которого являемся входом управления выборкой устрой (Л ства, второй вход второго элемента И соединен с (п+1)-м разрядным выходом регистра адреса, вход синхронизации которого соединен с выходом второго элемента И-НЕ, первый вход которого является входом управления записью устройства, а второй вход la соединен с прямым выходом триггера Ю У1 и с первым входом третьего элемента И, второй вход которого соединен с третьим входом второго элемента И-НЕ 35 и с входсш приоритета устройства, а выход соединен с выходом начальной выборки устройства и с прямьш входом первого элемента И, выход которо-го соединен с входом сброса триггера , инверсный выход которого являет , ся выходом приоритета устройства, а установочный вход соединен с входами установки регистра адреса и устройства .

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК. Gg> SU (11) .1цр G 06 F 9/36; С 06 F 9/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ 1

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ с

-а

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ГЮ ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 35081 36/24-24 (22) 29. 10, 82 (46) 07. 04. 85. Бюл. В 13 (72) Э.А. Азизбеков и В.Г. Попов (71) Особое конструкторское бюро

Института космических исследований

АН СССР (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

9 8091433 кл. G 06 F 3/04, 1979, 2. Авторское свидетельство СССР

В 970369, кл. С 06 Р 9/36, 1980 (прототин). (54) (5 7) УСТРОЙСТВО ИДЕНТИФИКАЦИИ

АДРЕСА МАГИСТРАЛЬНОГО МОДУЛЯ, содерmagee регистр адреса, группа информационных входов которого является первой группой входов данных устройства, и компаратор, первая группа информационных входов которого соединена с группой информационных выходов регистра адреса, вторая группа инфор. мационных входов коипаратора соедине. на с первого по и-й разрядными входами (n-разрядность адреса) группы адресных входов устройства, выход компаратора является выходом выборки устройства, о т л и ч а ю щ е е с я тем, что, с целью распярения области применения за счет увеличения адресного пространства, в него введены триггер, три элемента И, два элемента И-НЕ и коммутатор, группа вы ходов которого является группой информационных выходов устройства, первая группа информационных входов коммутатора соединена с группой информационных выходов регистра адреса вторая группа информационньи входов коммутатора является второй группой входов данных устройства, управляющий вход коммутатора соединен с (n+1)-м разрядным входом группы адресных входов устройства, разрешаю.щий вход коммутатора соединен с инверсным входом первого элемента И и с выходом первого элемента -HE первый вход которого является входом управления чтением устройства, второй вход соединен с выходом компаратора, разрешающий вход которого соединен с выходом второго элемента !

И, первый вход которого является входои управления выборкой устройства, второй вход второго элемента

И соединен с (и+1)-и разрядным выходом регистра адреса, вход синхронизации которого соединен с выходом второго элемента И-НЕ, первый вход которого является входом управления записью устройства, а второй вход соединен с прямым выходом триггера и с первым входом третьего элеиента

И, второй вход которого соединен с третьим входом второго элемента И-НЕ и с входои приоритета устройства, а выход соединен с выходом начальной выборки устройства и с пряиьви входом первого элемента И, выход которо

ro "соединен с входом сброса триггера, инверсный выход которого являет, ся выходом приоритета устройства, а установочный вход соединен с входами установки регистра адреса и устройства.

1149256

Изобретение относится к вычислительной технике, в частности к устройствам идентификации адреса периферийных модулей вычислительной системы. 5

Известно устройство для сопряжения периферийного модуля с общей магистралью вычислительной системы, использующее блок идентификации, который содержит узел хранения адреса 10 и схему сравнения адреса (1) .

Недостаток устройства - ограни-. ченные функциональные возможности, обусловленные невозможностью программного изменения адреса периферийного модуля.

Наиболее близким техническим решением к изобретению является узел идентификации адреса магистрального модуля, содержащий первую схему срав- 3) нения, выход-которого соединен с выходом выборки узла, первая группа входов первой схемы сравнения соединена с первой группой адресных входов узла, содержит регистр адреса модуля, блок 25 памяти и вторую схему сравнения, причем информационные входы регистра адреса модуля соединены со второй группой адресных входов узла, группа выходов регистра адреса модуля соеди.Зп нена со второй группой входов первой схемы сравнения, вход управления записью в регистр адреса модуля соединен с выходом второй схемы сравнения, первая группа входов которой соединена с группой выходов блока памяти, вторая группа входов второй схемы сравнения соединена с первой и третьей группами адресных входов узла. Оперативное задание и измене- О ние адреса выборки в известном устройстве достигается за счет записи адресиого кода в регистр адреса, выбор ка которого производится по адресу, содержащемуся в блоке памяти (2) .

Недостатком известного устройства является ограниченное адресное прост ранство, что обусловлено необходимостью использовать дополнительный неизменяемый адрес, по которому про- щ изводится запись в регистр переменного адреса.

Целью изобретения является расширение области применения за счет увеличения адресного пространства устройства.

Поставленная цель достигается тем, что в устройство идентификации адреса магистрального модуля, содержащего регистр адреса, группа информационных входов которого является первой группой входов данных устройства, и компаратор, первая группа информационных входов которого соединена с группой информационных выходов регистра адреса, а вторая группа информационных входов компаратора соединена с первого по и-й разрядными входами (и — разрядность адреса) группы адресных входов устройства, а выход компаратора является выходом выборки устройства, дополнительно введены триггер, три элемента И, два элемента И-НЕ и коммутатор, группа выходов которого является группой информационных выходов устройства, первая группа информационных входов коммутатора соединена с групп "й информационных выходов регистра адреса, вторая группа информационных входов коммутатора является второй группой входов данных устройства, управляющий вход коммутатора соединен с (и+1)-ым разрядным входом группы адресных входов устройства, а разрешающий вход коммутатора соединен с инверсным входом первого элемента И и с выходом первого элемента И-НЕ, первый вход которого является входом управлени чтением устройства, а второй вход соединен с выходом компаратора, разрешающий вход которого соединен с выходом второго элемента И, первый вход которого является входом управления выборкой устройства, а второй вход второго элемента И соединен с (и+1) -ым разрядным выходом регистра адреса, вход синхронизации которого соединен с выходом второго элемента

И-НЕ, первый вход которого является входом управления записью устройства, а второй вход соединен с прямым выходом триггера и с первым входом третье; го элемента И,второй вход которого соединен с третьим входом второго элемента И-НЕ и с входом приоритета устройства, а выход соединен с выходом начальной выборки устройства и с прямым входом первого элемента И, выход которого соединен со входом сброса триггера, инверсный выход которого является выходом приоритета устройства, а установочный вход соединен со входами установки регистра адреса и устройства.

1149256

На фиг. 1 представлена принципиальная схема устройства; на фиг. 2— временная диаграмма его работы.

Устройство идентификации адреса магистрального модуля содержит регистр 1 адреса, триггер 2, элемент

И-НЕ 3, элемент И 4, элемент И-НЕ .5, элементы И 6 и 7, компаратор 8, коммутатор 9, группу адресных входов

10, группу входов 11 данных, вход

12 установки, вход 13 управления выборкой, вход 14 управления зайисью, вход 15 приоритета вход 16 управления чтением, группу входов 17 данных, выход 18 приоритета, группу информационных выходов 19, выход 20 начальной выборки и выход 21 выборки.

Устройство используется в блоках сопряжения периферийных модулей вычислительной системы с магистралью и обеспечивает выборку модуля по адресу, который может автоматически изменяться в процессе работы, Для изменения адреса выборки ЗВГ! организуется специальный приоритетный цикл записи новых адресов во все устройства, подключенные к магистрали. Приоритет устройства определяется местом его подключения к магистрали и действует. только в цикле записи адреса.

Магистральными связями устройства являются входы 10 — 14 и 16 и выходы 18 и 20. Вход 15 каждого после. дующего устройства магистрали соединяется с выходом 18 предыдущего, образуя последовательную приоритетную цепь. Входы 17 и выходы 20 и 21 связаны только с периферийньи модулем, подключенным кданному устройству .

Устройство работает следующим образом.

В начале цикла записи адресов по входу 12 поступает импульсный сигнал, который очищает регистр 1 и устанавливает триггер 2 в состояние

"1". Это приводит к снятию сигнала с выхода 18, в результате чего запрещается работа устройства с более низким приоритетом. До тех пор, пока на входе 15 действует низкий уровень, устройство не реагирует на сигналы, действующие по остальным входам, и на выходах 20 и 21 сигналы отсутствуют (цикл Т1 на фиг. 2).

При поступлении сигнала приоритета по входу 15 откроется элемент

И 6 и сформирует на выходе 20 начальной выборки сигнал высокого уровня, означающий, что устройство перешло в режим записи адреса. После этого по входу 14 в устройство

5 поступит импульсный сигналр KoTopbllf откроет элемент И-НЕ 5 и занесет в регистр 1 адрес выборки, установленный на группе входов 11 (цикл Т2).

После того, как адрес выборки

10 будет записан в регистр 1, производится его проверка, и устройство переводится в режим хранения адреса.

Для этого на группу адресных входов

10 подается код адреса выборки (записанный перед этим в регистр 1), а по входу 13 поступает сигнал управ. ления выборкой, который открывает элемент И 4, разрешая сравнение адресных кодов с регистра 1 и с адрес20 ных входов 10 с помощью компаратора

8. Сигнал сравнения поступает на выход 21 выборки, а также на вход элемента И-НЕ 3. Последний открывается сигналом-по входу 16 управления чтением, разрешая вывод содержимого регистра 1 на группу информационных выходов 19 через коммутатор

9 (цикл Т3). Одновременно открывается элемент И 7, который сбрасывает триггер 2; переводя устройство иэ режима записи в режим хранения адреса. Триггер 2 подаст сигнал высокого уровня на выход 18, разрешая .запись адреса в .следующее устройство.

В режиме хранения адреса устройство обеспечивает выборку подключенного к нему модуля, формируя сигнал выборки на выходе 21 при поступлении своего адреса по группе адресных входов 1О и сигналов высокого уровня по входам t3 и 16. Одновременно произ. водится передача информации с информа. ционных входов .17 на информационные выходы 19 (цикл Т4) через коммутатор

9. Управление коммутатором осуществляется (и+1)-ым разрядом адреса выборки, который является служебным.

Таким образом, предлагаемое уст-. ройство обеспечивает по сравнению с известным расеырение адресного про странства, поскольку запись в него нового адресного када производится на приоритетной основе, и в цикле записи адреса. Это позволяет отказаться от использования дополнитель:ного неизменяемого адреса, па которому в известном устройстве произво-, дится выборка регистра адреса.

1i49256

114925á

ИНИИПИ Заказ 1895/35 Тираж 710 Подписное

Фиакаа ППП "Патаат", ю. Уагород,ул.Проектная, 4