Устройство для решения краевых задач

 

1. УСТРОЙСТВО ДЛЯ РЕШЕНИЯ КРАЕВЫХ ЗАДАЧ, содержащее два блока формирования частного решения, каждый из которых содержит кодоуправляемую R-сетку, коммутатор, блок элементов И, шифратор и дешифратор, выход.которого подключен к первым входам коммутатора и блока элементов И, выход которого соединен с разрядными входами кодоуправляемой R-сетки, группа центральных узлов которой подключена к второму входу коммутатора, блок управления,состоящий из генератора тактовых импульсов , коммутатора условий перехода, регистра команд, коммутатора команд, счетчика, блока памяти программы и регистра, микрокоманд, блок арифметических вычислений, первый выход которого подключен к вторым входам блоков элементов И обоих блоков формирования частного решения, пер1вый и второй аналого-цифровые преобразователи , информационные входы которых соединены с выходами коммутаторов соответственно первого и второго блоков формирования частного решения, перв)1й шифратор кода адреса , выход которого подключен к входам дешифраторов обоих блоков формирования частного решения, второй шифратор кода адреса, выход которого соеднен с входами шифраторов обоих блоков формирования частного решения, первый регистр кода адреса , выход которого подключен к первым входам первого и второго шифраторов кода адреса, второй регистр кода адреса, выход которого соеди t нен с вторыми входами шифраторов кода адреса и с управляющим входом коммутатора конфигураций, первая If) группа выходов которого подключена С к первой группе граничных узлов кодоуправляемой R-сетки первого блока формирования частного решения, вторая группа граничных узлов которой соединена с первой группой информационных входов коммутатора конфи 4 гураций, вторая группа выходов котоСО рого подключена к первой группе граЮ ничных узлов кодоуправляемой R-сеткй 00 второго блока формирования частного d5 решения, вторая группа граничных уз- : :г1ов которой соединена с второй группой информационных входов коммутатора конфигураций, вход ввода данных устройства подключен к информационным входам первого и второго регистров кода адреса и регистра команд, выход которого соединен с первым информа- ; ционным входом коммутатора команд, выход которого подключен к счетному входу счетчика и к входу блока памяти программы, группа выходов которого

(19) (! 1) СОЮЗ СОВЕТСНИХ

СОЦ МЛИСТИЧКСНИХ . РЕСПУБЛИН

4(5)) G 06 .Х 1/00

OllHCAHHE ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3649973/24-24 (22) 05. 10.83 (46) 07.04.85. Бюл. )(- 13 (72) Я.Ф.Блейер, Ф.П.Звиргздиньш, Я.Ю.Шлихте и Э.Э.Родэ (71) Рижский ордена Трудового Красного Знамени политехнический институт (53) 681.,333 (088.8) (56) 1. Авторское свидетельство СССР

В 661566, кл. G 06 G 7/46, 1976.

2. Авторское свидетельство СССР

М- 918951, кл. С 06 F 15/328, 1980 (прототип). (54)(57) 1. УСТРОЙСТВО ДЛЯ РЕШЕНИЯ

КРАЕВЫХ ЗАДАЧ, содержащее два блока формирования частного решения, каждый из которых содержит кодоуправ ляемую К-сетку, коммутатор, блок элементов И, шифратор и дешифратор, выход. которого подключен к первым входам коммутатора и блока элементов И, выход которого соединен с разрядными входами кодоуправляемой

R-сетки, группа центральных узлов которой подключена к второму входу коммутатора, блок управления, состоящий из генератора тактовых импульсов, коммутатора условий перехода, регистра команд, коммутатора команд, счетчика, блока памяти программы и регистра.микрокоманд, блок арифметических вычислений, первый выход которого подключен к вторым входам блоков.элементов И обоих блоков формирования частного решения, пер,вый и второй аналого-цифровые преобразователи, информационные входы которых соединены с выходами коммутаторов соответственно первого и второго блоков формирования частного решения, первый шифратор кода адреса, выход которого подключен к входам дешифраторов обоих блоков формирования частного решения, второй шифратор кода адреса, выход которого соеднен с входами шифраторов обоих блоков формирования частного решения, первый регистр кода адреса, выход которого подключен к первым входам первого и второго шифраторов кода адреса, второй регистр кода адреса, выход которого соеди нен с вторыми входами шифраторов кода адреса и с управляющим входом коммутатора конфигураций, первая группа выходов которого подключена к первой группе граничных узлов кодоуправляемой R-сетки первого блока формирования частного решения, вторая группа граничных узлов которой соединена с первой группой информационных входов коммутатора конфигураций, вторая группа выходов котс- Jet рого подключена к первой группе гра- (,ф ничных узлов кодоуправляемой К-сетки Я, второго блока формирования частного Я© . решения, вторая группа граничных уз- ф лов которой соединена с второй группой информационных входов коммутато- ра конфигураций, вход ввода данных устройства подключен к информационным входам первого и второго регистров кода адреса и регистра команд, выход которого соединен с первым информационным входом коммутатора команд,. выход которого подключен к счетному входу счетчика и к входу блока памяти программы, группа выходов которого

1149286 соединена с группой входов регистра микрокоманд, первый выход которого подключен к второму информационному входу коммутатора команд, управляющий вход которого соединен с выходом коммутатора условий перехода, управляющий вход которого подключен к второму выходу регистра микрокоманд, третий выход. которого соединен с управляющим входом регистра команд, выход генератора тактовых импульсов подключен к стробирующим входам регистра команд, счетчика и регистра микрокоманд, четвертый выход которого соединен с управляющим входом счетчика, выход которого соединен со стробирующим входом коммутатора команд, пятый выход ре гис тр а м ик роком анд под ключе н к стробирующим входам первого и второго регистров кода адреса, первого и второго аналого-цифровых преобразователей и блоков элементов И обоих бпоков формирования частного решения, вход запуска устройства соединен с первым информационным входом коммутатора условий перехода, о т л и ч а юm е е с я тем, что, с целью повышения быстродействия, в него введены два блока памяти, триггер, мультиплексор, блок регистрации, а в каждый блок формирования частного решения введен элемент ИЛИ, выход которого соединен с вторым входом дешифратора, пятый выход регистра микрокоманд подключен к первому входу блока арифметических вычислений, к стробирующим входам первого и второго блоков памяти и к установочному входу триггера,.выход которого соединен с первыми входами элементов ИЛИ и с первыми управляющими входами первого и второго блоков памяти, вторые управляющие входы которых подключены к выходам соответственно первого и второго шифраторов кода адреса, второй выход блока арифметических вычислений соединен с вторым информационным Изобретение относится к аналого, цифровой вычислительной технике и может быть применено для решения краевых задач теории поля, описываемых дифФеренциальными уравнениями входом коммутатора условий перехода ,и с входами разрешения съема информации аналого-цифровых преобразователей и блоков памяти, третий выход блока арифметических вычислений подключен к информационному входу блока регистрации, управляющий вход которого соединен с шестым выходом регистра микрокоманд, выходы первого и второго блоков памяти подключены соответственно к первому и второму информационным входам мультиплексора, выход которого соединен с вторым входом блока арифметических вычислений, третий вход которого подключен к информационному входу второго регистра кода адреса, выход второго шифратора кода адреса соединен с управляющим входом мультиплексора.

2; Устройство по п.1, о т л и— ч а ю щ е е с я тем, что блок ариф.— метических вычислений содержит два сумматора, элемент памяти, узел умножения, схему сравнения и элемент И, выход которого является первым выходом блока, первый вход которого соединен со стробирующими входами сумматоров, элемента памяти, узла умножения и схемы сравнения, выход которой соединен с первым входом элемента И и является вторым выходом блока, третий выход ,которого подключен к первому входу первого сумматора, к выходу элемента памяти и к первому входу узла умножения, выход которого соединен с первым входом второго сумматора, выход которого подключен к второму входу элемента И и к первому входу схемы сравнения, второй вход блока соединен с вторым входом первого сумматора, третий вход блока подключен к вторым входам элемента памяти, узла умножения, второго сумматора и схемы сравнения.

2 в частных производных, методом дискретного моделирования.

Известно устройство для решения нелииейньгх краевых задач, содержащее, блок управления и сопряжения, под3 11ч92 ключенный к цифровому блоку и через аналого-цифровой преобразователь соединенный с блокбм коммутатора, и сеточные блоки, каждый из которых содержит кодоуправляемый блок задания напряжений и токов, выход которого подключен к сетке проводимостей, связанной через блок релейного коммутатора с буферным усилителем-повторителем, соединенным с ð блоком коммутатора, подключенного к блоку упоавления и сопряжения и связанного с селекторами, блоком коммутации областей произвольной конфигурации и с блоком занесения информации, соединенным с кодоуправляемым блоком задания напряжений и токов,с первым селектором и через блок управления с сеткой проводимости, подключенной к блоку коммутации областей 2О произвольной конфигурации, селекторы соединены между собой и подключены к блоку. коммутации областей производной конфигурации.

В этом устройстве повышена точ-. ность решения уравнений за счет возможности образования необходимой конфигурации решающей сетки (I) .

Однако, это устройство обладает низким быстродействием.

Наиболее близким техническим решением к изобретению является вычислительное устройство для решения нелинейных краевых задач, содержащее два блока формирования частотного решения, включающие каждый кодоуправ35 ляемую К-сетку, коммутатор, блок элементов И, шифратор и дешифратор. выход которого подключен к первым входам коммутатора и блока элементов

И, выход которого соединен с разрядными входами кодоуправляемой R-сетки, группа центральных узлов которой подключена к второму входу коммутатора, подключенного к аналого-цифровому

45 преобразователю ик шифратору и соединенного с шифратором кода адреса, с регистром кода адреса и регистром конфигурации, связанньм с коммутатором конфигураций, соединенным с кодоуправляемыми.К-сетками, аналого-цнф50 ровой преобразователь, цифровая вычислительная машина, регистр кода адреса и регистр хода конфигурации ,соединены с блоком управления.

: Йэзестное устройство позволяет параллехвно с занесением информации э регистр конфигурации управлять ком8б 4 мутатором конфигураций и обеспечивает аппаратурную реализацию преобразования адресов, что повышает его быстродействие (2) .

Однако известное устройство обладает низким быстродействием при съеме информации с кодоуправляемых

К вЂ сет, что вызывает расход энергии и нагрев аппаратуры устройства, вызывающий уход ее параметров в процессе съема решения. Это снижает точность решения задачи и требует цополнительных затрат машинного времени. Кроме, того, в известном уст- ройстве неравномерно загружена аппаратура устройства.

Целью изобретения является повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство, содержащее два блока формирования частного решения, каждый иэ которых содержит кодоуправляемую -сетку, коммутатор, блок элементов И, шифратор и дешифратор, выход которого подключен к первым входам коммутатора и блока элементов И, выход которого соединен с разрядными входами кодоуправляемой R -сетки, группа центральных узлов которой подключена к второму входу коммутатора, блок управления, состоящий иэ генератора тактовых импульсов, коммутатора условий перехода, регистра команд, коммутатора команд, счетчика блока памяти программы и регистра микрокоманд, блок арифметических вычислений, первый выход которого подключен к вторым входам блоков элементов И обоих блоков формирования частного решения, первый и второй аналогоцифровые преобразователи, информационные входы которых соединены с выходами коммутаторов соответственно первого и второго блоков формирования частного решения, первый шифратор хода адреса, выход которого подключен к входам дешифраторов обоих блоков формирования частного решения, второй шифратор кода адреса, выход которого соединен с входа-. ми шифраторов обоих блоков формирования частного решения, первый регистр кода адреса, выход которого подключен к первым входам первого и второго шифраторов кода адреса, второй регистр кода адреса, выход которого соединен с вторыми входами.

1 149286 шифраторов кода адреса и с управляющим входом коммутатора конфигураций, первая группа выходов которого подключена к первой группе граничных узлов кодоуправляемой К-сетки первого блока формирования частного решения, вторая группа граничных узлов которой соединена с первой группой

Информационных входов коммутатора конфигураций, вторая группа выходов 10 которого подключена к первой группе граничных узлов кодоуправляемой

К-сетки второго блока формирования частного решения,.вторая группа граничных узлов которой соединена с !5 второй группой информационных входов коммутатора конфигураций, вход ввода данных устройства подключен к информационным входам первого и второго регистров кода адреса и регистра 20 команд, выход которого соединен с первым информационным входом коммутатора команд, выход которого подключен к счетному входу счетчика и к входу блока памяти программы, группа 5 выходов которого соединена с группой входов регистра микрокоманд, первый выход которого подключен к второму информационному входу коммутатора команд, управляющий вход которого З0 соединен с выходом коммутатора условий перехода, управляющий вход которого подключен к второму выходу регистра микрокоманд, третий выход которого соединен с управляющим входом З регистра команд, выход генератора тактовых импульсов подключен к стробирующим входам регистра команд, счетчика и регистра микрокоманд, чет-, вертый выход которого соединен с 40 управляющим входом счетчика, выход которого соединен со стробирующим входом коммутатора команд, пятый выход регистра мнкрокоманд подключен к стробирующим входам первого и 45 второго регистров кода адреса, первого и второго аналого-цифровых преобразователей и блоков элементов И обоих блоков формирования частного решения, вход запуска устройства соединен 50 с первым информационным входом коммутатора условий перехода, введены два блока памяти, триггер, мультиплексор, блок регистрации, а в каждый блок формирования частного реше- 55 ния введем элемент ИЛИ, выход которого соединен с вторым входом дешифратора, пятый выход регистра микрокоманд подключен к первому входу блока арифметических вычислений, к стробирующим входам первого и второго блоков памяти.и к установочному входу триггера, выход которого соединен с первыми входами элементов ИЛИ и с первыми управляющими входами первого и второго блоков памяти, вторые управляющие входы которых подключены к выходам соответственно первого и второго шифраторов кода адреса, второй выход блока арифметических вычислений соединен с вторым информационным входом коммутатора условий перехода и с входами разрешения съема информации аналого-цифровых преобразователей и блоков памяти, третий выход блока арифметических в вычислений подключен к информационному входу блока регистрации, управляющий вход которого соединен с шестым выходом регистра микрокоманд, выходы первого и второго блоков памяти подключены соответственно к первому и второму информационным входам мультиплексора, выход которого соединен с вторым входом блока арифметических вычислений, третий вход которого подключен к информаци. онному входу второго регистра кода адреса, выход второго шифратора кода адреса соединен с управляющим ходом мультиплексора.

Кроме того, блок арифметических вычислений содержит два сумматора, элемент памяти, узел умножения, схему сравнения и элемент И, выход которого является первым выходом блока, первый вход которого соединен со стробирующими входами сумма— торов, элемента памяти, узла умножения и схемы сравнения, выход которой соединен с первым входом элемента

И и является вторым выходом блока, третий выход которого подключен к первому входу первого сумматора, к выходу элемента памяти и к первому входу узла умножения, выход которого соединен с первым входом второго сумматора, выход которого подключен к второму входу элемента И и к первому входу схемы сравнения, второй вход блока соединен с вторым входом первого сумматора, третий вход блока подключен к вторым входам элемента памяти, узла умножения, второго сумматора и схемы сравнения

1149286

Устройство для решения краевых задач работает по блок-схеме алгорит-З ма, представленной на фиг. 4, где принятые следующие обозначения:

ЛБ19 — пуск блока 19 управления, УКОНФ,Т. — запись кода конфигурации в регистр 15 н установка триггера 22 в нуль, М„- и — запись адресов в регистр 13 кода адреса от начального до конечного адреса, Д вЂ” подтверждение записи данных в блок 18 арифметических вычислений, КЗД вЂ” конец записи данных в

R-сетке 2, — установка триггера 22 в единицу™

ВР— выдача результата реше- 55 ния задачи из блока 18 арифметических вычислений q

УТ1

На фиг. 1 изображена блок-схема предлагаемого устройства, на фиг. 2 — блок-схема блока управления, на фиг. 3 — блок-схема блока арифметических вычислений; на 5 фиг. 4 — блок-схема алгоритма рабо-. ты устройства.

Устройство содержит блоки 1 формирования частного решения, каждый иэ которых содержит кодоуправляемую К-сетку 2, коммутатор 3, блок элементов И 4, шифратор 5, элемент

ИЛИ 6 и дешифратор 7. Кроме того, устройство содержит аналого-цифровые преобразователи 8 и 9, блоки

10 и 11 памяти, шифратор 12 кода адреса, регистр 13 кода адреса, шифратор 14 кода адреса, регистр

15 кода адреса, коммутатор 16 конфигураций, вход 17 ввода данных, блок 18 арифметических вычислений, блок 19 управления, блок 20 регистрации, мультиплексор 21, триггер

22. Кроме того, блок 18 арифметических вычислений содержит сумматоры

23 и 24, элемент 25 памяти, узел

26 умножения, схему 27 сравнения, элемент И 28 . Блок 19 управления содержит регистр 29 микрокоманд, блок

30 памяти программы, коммутатор 31 30 команд, счетчик 32, регистр 33 команд, генератор 34 тактовых импульсов и коммутатор 35 условий перехода.

УКОП

ПКПС вЂ” установка кода операции в регистр 29 микрокоманд, ВА УП вЂ” выборка адреса, ЗД запись кодовых эквивалентов, АР— аналоговое решение системы разностных уравнений, — переход к программе съема результата решения P

АЦП вЂ” аналого-цифровые преобразователи 8 и 9, КП вЂ” конец преобразования, РСП разрешение считывания с блока 10 (11), считывание результата моделирования с блока

10(11} памяти, ЗС запуск первого суммато-. ра 23, формирование нового решения.

Блок 19 управления организует работу всех блоков аналоговой вычислительной машины по записанной в его памяти программе. Данные и команды в машину поступают по входной шине

17 данных последовательно байт за байтом, которые синхронизируются сигналом запуска, поступающим на вход квитирования блока 13 управления. Для выполнения любой операции в регистр 33 команд с входной шины

17 данных записывают код команды, который используется блоком 19 управления в качестве адреса перехода к соответствующей микропрограмме, путем передачи его в блок 30 памяти программы. По этому адресу из блока

30 выбирают микрокоманду и засылают ее в регистр 29 микрокоманд. Из регистра 29 микрокоманд с первого выхода адрес перехода поступает на второй вход коммутатора 31 команд, с второго выхода адрес выбора источника следующего адреса микроманды— на первый вход коммутатора 35 условий, с третьего выхода сигнал управления — на второй вход счетчика 32, с группы выходов сигналы управления по программе — на входы управления соответствующих блоков устройства.

На пятом выходе регистра 29 микрокоманд вырабатывается сигнал квитирования записи информации, свидетельствующий о том, что команда или данные приняты a блоке 19 управле1149286

5

1О ния. Соответствующее кодирование блока 30 позволяет микропрограммно реализовать выполнение всех функций .машины путем последовательной проверки условий ветвления микропрограмм, поступающих на вход коммутатора 35, и выборки поля управляющих сигналов в регистре 29 микрокоманд.

Первой выполняется команда установки конфигурации, решающего поля сеточной модели. По этой команде из регистра 29 микрокоманд на вход управления регистра 15 кода конфигураций поступает сигнал разрешения записи, и с входной шины 17 данных код конфигурации записывают в регистр 15 кода конфигураций, с выхода которого код конфигурации посту— пает на вторые входы шифратора 12 кода адреса и шифратора 14 кода, а также на вход коммутатора 16 конфигураций. По этому коду коммутатор 16 конфигураций соединяет граничные выводы R --сеток 2 блоков 1.

По этой же команде устанавливают. триггер 22 в режим ввода данных в сеточную модель. Следующей по программе выполняют операцию ввода исходных данных для решения системы разностных уравнений А„=Ь. С входной шины 17 данных в элемент 25 памяти последовательно байт за байтом записывают вектор сеточной функции в.первом приближении.

Вектор правых частей " записывают во второй сумматор 24, а квадратную матрицу А — в узел 26 умножения

Ввод исходных данных осуществляется квитированием сигналов Пуск" и Готов к приему" на втором входе и первом выходе блока 19 а занесение информации в элемент 25 памяти, в узел 26 умножения и во второй сумматор 24 происходит но сигналам управления с группы выходов блока 19

Ввод исходных данных решаемой задачи прекращается с появлением на втором входе коммутатора 35 условий сигнала "Конец приема данных". По этому сигналу блок 19 переходит к выполнению операции умножения А х в узле 26 умножения, на первый вход которого поступает, а по второму входу записана квадратная матрица А.

Результат умножения поступает на первый вход второго сумматора 24, где суммируется с вектором ь . На вы15

Ф

И

55 ходе второго сумматора 24 формируется вектор невяэки r = Ь вЂ” Ax поступающий на первые входы схемы 27 сравнения и элементы И 28. По сигналу блока 19 на выходе схемы 27 сравнения формируется результат сравнения r ф F (E — постоянная, характеризующая желаемую точность решения), поступающий на второй вход элемента

И 28 и на третий вход коммутатора

35 условий.

Если ra< Е, то результат решения у с выхода устройства памяти выво— дится на блок 20 регистрации. Если о

r > Я, происходит переход к программе занесения r и А в К-сетки 2 рео шающих блоков 1. С входной шины 17 данных по сигналу управления из регистра микрокоманд в регистр 13 кода адреса записывают код адреса блока в К-сетки 2, к которой предполагается обращение последующими командами. Записанные коды с выхода регистра 13 кода адреса поступают на первые входы шифратора 14 кода адреса и шифратора 12 кода адреса узлового процессора, где в соответствии с кодом конфигурации, действующим на вторых входах, их преобразуют из представления в координатах базовых областей конфигурации в коды физического адреса блока 1. Код физического адреса блока 1 поступает с выхода шифратора 14 кода адреса на входы шифратора 5, а код адреса R-сетки

2 с выхода шифратора 12 кода адреса узлового процессора — на первые входа дешифраторов 7. С выхода шифратора

5 выбранного блока 1 разрешающий сигнал через элемент ИЛИ 6 поступает на второй вход дешифратора 7.

Дешифрованный адрес с выхода дешифратора 7 поступает на первые входы коммутатора 3 и блок элементов И 4.

На второй вход блока элементов И 4 с первого выхода блока арифметических вычислений последовательно поступают коды данных и с выхода блока элементов И 4 по сигналу управления записываются в R-сетку 2, где формируется частное решение. Затем содержимое регистра 13 увеличивают на "единицу", и указанный процесс циклически повторяют, В узлах 1 -сет.ки 2 блоков 1 формируется решение

01 как результат умножения вводимо4 -o го тока 1 на. значения, обратные величинам установленных проводимос1149286

12 тей сеточной модели, на которой фор- ра 14 кода адреса выбирают адрес мируется„ окончательное решение зада-, ячейки памяти блока f0 памяти H

1 чи U =. : U, и устройство переходит управляют мультиплексором 21 =с в режим съема решения. По сигналу Выбранная ячейка памяти через управления с выхода регистра 29 мик- 5 мультиплексор 21 подключается к второкоманд триггер 22 переводят в ре- рому входу первого сумматора 23 бложим съема решения. С выхода тригге- ка 18 арифметических вычислений. В ра 22 сигнал управления поступает первом сумматоре 23 содержимое выбранчерез элемент ИЛИ на второй вход де- ной ячейки складывают с решением, шифраторов 7 всех блоков 1 и Hà 1О хранимым в элементе 25 памяти. Ретретьи входы блоков 10 и 11 памя- зультат суммирования записывают в ти, подготавливая их для приема элемент 42 памяти. С второго выхода результата решения. В регистр 13 ад- блока 10 памяти на третий вход комреса записывают начальный адрес, мутатора 35 условий поступает сигнал поступающий на первый вход шифрато- 15 подтверждения выборки, блок 19 управра 12 кода адреса, выходной код кото- ляет регистром:. 13 кода адреса коЭ рого поступает на дешифраторы 7 всех торый задает адрес очередной ячейки б локов 1 и на вторые входы блоков памяти, и процесс происходит по опи10 и 11 памяти. санному алгоритму до полного опроса

По сигналу с выходов дешифрато- 20 блоков 10 и 11 памяти. В элементе ров 7 во всех блоках 1 коммутаторы 25 памяти в результате формируется

3 подключают выбранный узел к соот- новое приближенное решение „" = Pо

+ 1г ветствующему аналого-цифровому пре- Затем блок 19 приступает к программе обраэователю 8 или 9. По сигналу проверки точности полученного решения управления с выхода регистра 29 мик-. H по описанному-выше алгоритму В горитму. yszte рокоманд запускают аналого-цифровые 26 умножения выполняют операцию А x ° преобразователи 8 и 9, и блок 13 Затем во втором сумматоре 24 выполняуправления ожидает сигнал Конец п е б р о раэования . По этому сигналу на сравнения получают результат г >

ll

7 вход управления блоков 10 и 11 с 3g Если r < F то результат нового ревыхода регистра 29 микрокоманд посту- шения х с выхода элемента 25 памяти пает сигнал записи выходного кода поступает на вход блока 20 регистрааналого-цифровых преобразователей ции. Если г > Я машина не е в ячейки памяти блоков 10 и 11 па- программе ввода в сет в сеточную модель мяти, после чего содержимое регист- - нового вектора невязк г, 35 в зки, и процесс ра 13 кода адреса увеличивает на происходит по описанному алгорит

11 тных проводи единицу", и коммутаторы 3 во всех кроме настройки координатных п блоках f подключают очередные узлы мастей сеточной модели. к аналого-цифровым преобразователям

8 и 9. Рассмотренный процесс цикли- 4 1 Предлагаемая анало ая аналоговая вычислически повторяется до полного опроса тельная машина об с а о еспечивает скороствсех узлов сеточной модели. По окон- ной съем информации б мацки при лю ом количанин выполнения программы съема честве решающих блок щих локов при исполь-. решения с сеточной модели в блоках зовании аналого- иф аналого-цифровых преобразова10 и 11 памяти оказывается записан 4 телей и коммута любо о коммутаторов любого быстро-. вектор поправки Р, и блок 18 ариф- действия эа сч эа счет параллельного съема метических вычислений по сигналу информации с решающ б решающих локов. Операуправления с выхода регистра 29 мик- тивная разгрузка сет и зка сеточно модели ропрограмм переходит к выполнению позволяет использова ов ть ее для послепрограммы вычисления нового решения о дующих циклов модели моделирования и нахож11 + р . Для этого триггер 22 по дения промежуточньгх решений. Кроме сигналу управления из блока 19 уста- того, питание сеточной модели можно навливают в режим считывания данных включать только на время . мя опроса, что из блоков 10 и 11.памяти. Как и при сНижает потребляемую мощность ость, уменьзанесении данных в сеточную модель g5 maeT нагрев проводимостей сеточной с помощью регистра 13 кода адреса, модели н повышает точность решения шифратора 12 кода адреса и шифрато-,задачи.

1 14928б

1149286

Фиа. 3

1149286

Составитель В.Рыбин

Техред М. Гергель

Редактор В.Данко

Корректор,М. Демчик

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Заказ 1901/36 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Устройство для решения краевых задач Устройство для решения краевых задач Устройство для решения краевых задач Устройство для решения краевых задач Устройство для решения краевых задач Устройство для решения краевых задач Устройство для решения краевых задач Устройство для решения краевых задач Устройство для решения краевых задач Устройство для решения краевых задач 

 

Похожие патенты:

Изобретение относится к области вичислительной техники и может быть использовано в гибридных вычислительных системах

Изобретение относится к области вычислительной техники и может быть использовано в вычислительных системах с параллельной обработкой информации смешанной формы представления

Изобретение относится к вычислительной технике и может быть использовано для реализации как логических, так и арифметических операций с дискретными и аналоговыми значениями нулей и единиц
Наверх