Устройство для вычисления квадратного корня

 

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КВАДРАТНОГО КОРНЯ, содержащее регистр данных, десятичный сумматор, два коммутатора, четыре элемента И, элемент ШШ, элемент НЕ, элемент задержки , триггер, блок синхронизации, содержащий три сдвигающих регистра и элемент И, и блок управления, причем выход младшего разряда третьей тетрады регистра данных соединен с первыми входами первого и второго элементов И, выходы младших разрядов второй и первой тетрады регистра данных соединены с первыми информационными входами первого и второго коммутаторов соответственно, выходы которых соединены с входами сумматора, второй вход первого элемента И соединен с единичным выходом первого триггера, выход первого элемента И соединен с первыми входами третьего и четвертого элементов И и входом элемента задержки, выход которого соединен с нулевым входом первого триггера, выход третьего элемента И соединен с первым входом элемента ИЛИ и через первый элемент НЕ - с вторым входом второго элемента И, выход которого соединен с вторым информационным входом первого коммутатора, выход сумматора соед Гнен с вторым входом элемента. ИЛИ, выход элемента Ш1И соединен с информа-ционным входом регистра данных, выход четвертого элемента И соединен с вторым информационным входом второго коммутатора, первый и второй управляющие входы которого соединены с одноименными входами первого коммутатора и подключены к первому и второму выходам блока управления соответственно , третий управляющий вход первого коммутатора соединен с третьим выходом блока управления, вторые входы третьего и четвертого элементов (Я И соединены с четвертым и пятьпч выходами блока управления, первый вход блока управления соединен с выходом переноса сумматора, второй вход - с входной шиной начальной установки устройства,а третий вход - с выходом пятого элемента И, входы которого соединены с выходами последних разряел дов сдвигающих регистров, соединенных также со своими информационными вхосо дами, а входы сдвига второго и третьО1 его сдвигающих регистров соединены с выходами последних разрядов первого и второго сдвигающих регистров соответственно , отличающееся тем, что, с целью повьшения точности , оно содержит второй триггер, шестой и седьмой элементы И и второй элемент НЕ, причем первый вход седьмого элемента И соединен с выходом первого элемента И, второй вход - с вторым входом третьего элемента И, а третий вход - с выходом старшего

СОЮЗ СОВЕТСКИХ СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

4(5!) G 06 Р 7/552

ОПИСАНИЕ ИЗОБРЕТЕНИЯ(,;

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕДАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3676869/24-24 (22) 22.12.83 (46) 23.04.85. Бюл. №- 15 (72) Б.И. Рувинский и Ю.А. Алексенко (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

¹ 316088, кл. С 06 F 7/552, 1969.

2. Авторское свидетельство СССР № 640290, кл. G 06 F 7/552, 1978.

3. Авторское свидетельство СССР № 560224, кл. С 06 Р 7/552, 1973 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ

КВАДРАТНОГО КОРНЯ, содержащее регистр данных, десятичный сумматор, два коммутатора, четыре элемента И, элемент ИЛИ, элемент НЕ, элемент задержки, триггер, блок синхронизации, содержащий три сдвигающих регистра и элемент И, и блок управления, причем выход младшего разряда третьей тетрады регистра данных соединен с первыми входами первого и второго элементов

И, выходы младших разрядов второй и первой тетрады регистра данных соединены с первыми информационными входами первого и второго коммутаторов соответственно, выходы которых соединены с входами сумматора, второй вход первого элемента И соединен с единичным выходом первого триггера, выход первого элемента И соединен с первыми входами третьего и четвертого элементов И и входом элемента задержки, выход которого соединен с нулевым входом первого триггера, выход третьего элемента И соединен с первым входом элемента ИЛИ и через первый элемент НЕ - с вторым входом второго

„„SU<„1151957 А элемента И, выход которого соединен с вторым информационным входом первого коммутатора, выход сумматора соединен с вторым входом элемента.ИЛИ, выход элемента ИЛИ соединен с информационным входом регистра данных, выход четвертого элемента И соединен с вторым информационным входом второго коммутатора, первый и второй управляющие входы которого соединены с одноименными входами первого коммутатора и подключены к первому и второму выходам блока управления соответственно, третий управляющий вход первого коммутатора соединен с третьим выходом блока управления, вторые входы третьего и четвертого элементов

И соединены с четвертым и пятым выходами блока управления, первый вход блока управления соединен с выходом переноса сумматора, второй вход — с входной шиной начальной установки устройства,а третий вход — с выходом пятого элемента И, входы которого соединены с выходами последних разрядов сдвигающих регистров, соединенных также со своими информационными входами, а входы сдвига второго и третьего сдвигающих регистров соединены с выходами последних разрядов первого и второго сдвигающих регистров соответственно, о т л и ч а ю щ е е с я тем, что, с целью повьппения точности, оно содержит второй триггер, шестой и седьмой элементы И и второй элемент НЕ, причем первый вход седьмого элемента И соединен с выходом первого элемента И, второй вход — с вторым входом третьего элемента И, а третий вход — с выходом старшего

1151 разряда третьего сдвигающего регистра и с входом второго элемента НЕ, выход которого соединен с третьим входом третьего элемента И, выход седьмого элемента И соединен с единичным входом второго триггера, нулевой вход которого соединен с входной шиной начальной установки устройства, а инверсный выход — с первым входом шестого элемента И, второй вход которого соединен с выходом пятого элемента .И, выход шестого элемента И соединен с единичным входом первого триггера, причем блок управления содержит три триггера, три элемента И, элемент ИЛИ, элемент НЕ и счетчик, причем выход первого триггера блока управления является первым выходом блока управления и соединен с информационным входом второго триггера блока управления, выход которого соединен с первыми входами первого, второго элементов И блока управления, второй вход первого элемента И блока управления соединен с входом элемента НЕ блока управления и с первым входом блока управления, а второй вход второго элемента И блока управления соединен с выходом элемента НЕ блока управле957 ния, выход первого элемента И блока управления соединен с первым входом элемента ИЛИ блока управления и является пятым выходом блока управления, выход второго элемента И блока управления соединен с информационным входом третьего триггера блока управления и является вторым выходом блока управления, выход третьего триггера блока управления является третьим и четвертым выходами блока управления и соединен с первым входом третьего элемента И блока управления и входом счетчика, выход которого соединен с вторым входом третьего элемента И блока управления, выход третьего элемента И блока управления соединен с вторым входом элемента ИЛИ блока управления, выход элемента ИЛИ блока управления соединен с информационным входом первого триггера, блока управления, единичный вход которого соединен с нулевыми входами второго и третьего триггеров блока управления и входом сброса счетчика и является вторым входом блока управления, сдвиговые входы триггеров блока управления объединены между собой и являются третьим входом блока управления.

Изобретение относится к вычислительной технике и может найти применение при разработке последовательных вычислительных машин, например ЭКВМ.

Известнб устройство, предназначенное для вычисления квадратного корня при импульсно-числовом способе передачи информации, содержащее два двоичных счетчика, счетный триггер и вентили передачи кода иэ одного счетчика в другой P ).

Недостатком этого устройства является его низкое быстродействие, особенно при большой разрядности чисел.

Известно устройство для вычисле-. ния квадратного корня, содержащее регистры, два сумматора и схему сравнения (27..

Недостатками этого устройства являются его конструктивная сложность эа счет использования двух сумматоров и сложность алгоритма вычисления, определяющая сложность блока управления.

5 Наиболее близким по технической сущности к предлагаемому является устройство для вычисления квадратного корня, содержащее сумматоры, триггер, регистры, элементы И, ИЛИ, элемент задержки, инвертор и блок управления Г33.

Недостатком известного устройства является низкая точность вычисления

15 результата в случае нечетного порядка подкоренного выражения. Это объясняется тем, что при вычислении последней цифры результата (количество вычисляемых цифр равно разрядности

20 регистра данных) младший разряд делителя выходит за разрядную сетку впраз 1151 во, в результате чего модификация делителя (+2) выполняется неправильно.

Для сохранения полноразрядной точности результата необходимо увеличивать разрядность операционных ре- 5 гистров на один десятичный разряд, что приводит к увеличению аппаратурных затрат и времени вычисления функций.

Цель изобретения — повышение 10 точности вычисления квадратного корня без увеличения разрядности операционных регистров.

Поставленная цель достигается

15 тем, что в устройство для вычисления квадратного корня, содержащее регистр данных, десятичный сумматор, I два коммутатора, четыре элемента И, элемент ИЛИ, элемент НЕ, элемент задержки, триггер, блок синхронизации, 20 содержащий три сдвигающих регистра и элемент И, н блок управления, причем выход младшего разряда третьей тетрады регистра данных соединен с первыми входами первого

25 и второго элементов И, выходы младших разрядов второй и первой тетрады регистра данных соединены с первыми информационными входами первого и второго коммутаторов соответственно

Э выходы которых соединены с входами сумматора, второй вход первого элемента И соединен с единичным выходом первого триггера, выход первого элемента И соединен с первыми входами третьего и четвертого элементов И и входом элемента задержки, выход которого соединен с нулевым входом первого триггера, выход третьего элемента И соединен с первым входом эле- 40 мента ИЛИ и через первый элемент НЕс вторым входом второго элемента И, выход которого соединен с вторым,информационным входом первого коммутатора, выход сумматора соединен с вторым входом элемента ИЛИ, выход элемента ИЛИ соединен с информационным входом регистра данных, выход четвертого элемента И соединен с вторым информационным входом второго коммутатора, первый и второй управляющие входы которого соединены с одноименными входами первого коммутатора и подключены к первому и второму выходам блока управления соответственно, третий управляющий вход первого коммутатора соединен с третьим выходом блока управления, вторые

957 4 входы третьего и четвертого элементов И соединены с четвертым и пятым выходами блока управления, первый вход блока управления соединен с выходом переноса сумматора, второй вход — с входной шиной начальной установки устройства, а третий входс выходом пятого элемента И, входы которого соецинены с выходами последних разрядов сдвигающнх регистров, соединенных также со своими информационными входами, а входы сдвига второго и третьего сдвигающих регистров соединены с выходами последних разрядов первого и второго сдвигающих регистров соответственно, введены второй триггер, шестой и седьмой элементы И и второй элемент НЕ, причем первый вход седьмого элемента И соединен с выходом первогр элемента И, второй вход — c вторым входом третьего элемента И, а третий вход — с выходом старшего разряда третьего сдвигающего регистра и с входом второго элемента НЕ, выход которого соединен с третьим входом третьего элемента И, выход седьмого элемента И соединен с единичным входом второго триггера, нулевой вход которого соединен с входной шиной начальной установки устрЬйства, а инверсный выход — с первым входом шестого элемента И, второй вход которого соединен с выходом пятого элемента И, выход шестого элемента И соединен с единичным входом первого триггера, причем блок управления содержит три триггера, три элемента И, элемент ИЛИ, элемент НЕ и счетчик, причем выход первого триггера блока управления является первым. выходом блока управления и соединен с информационным входом второго триггера блока управления, выход которого соединен с первыми входами первого и второго элементов И блока управления, второй вход первого элемента И блока управления соединен с входом элемента НЕ блока управления и с первым входом блока управления,.а второй вход второго элемента И блока управления соединен с выходом элемента НЕ блока управления, выход первого элемента И блока управления соединен с первым входом элемента ИЛИ блока управления и является пятым выходом блока управления, выход второго элемента И блока управления соединен с информационным входом третьего триг3 1151 гера блока управления и является вторым выходом блока управления, выход третьего триггера блока управления является третьим и четвертым выходами блока управления и соединен с первым входом третьего элемента И блока управления и входом счетчика, выход которого соединен с вторым входом третьего элемента И блока управления, выход третьего элемента И блока управления соединен с вторым входом элемента ИЛИ блока управления, выход элемента ИЛИ блока управления соединен с информационным входом первого триггера блока управления, единичный вход которого соединен с нулевыми входами второго и третьего триггеров блока управления и входом сброса счетчика и является вторым вхОдом блока управления, сдвиговые входы щ триггеров блока управления объединены между собой и являются третьим входом блока управления.

Благодаря введению новых признаков, а именно второго триггера и эле- ментов И, выход первого из которых соединен с единичным входом второго триггера., а нулевой выход триггера соединен с входом второго элемента И, предлагаемое устройство обеспечивает @ более высокую точность вычисления последней цифры корня при нечетном порядке аргумента. пи одно из известных решений не имеет предлагаемой схемы, и поэтому точность вычисления последней цифры корня в известных

:устройствах (1) и (23 при нечетном порядке аргумента низкая. Для обеспечения необходимой точности результата устройство для извлечения квад-! д ратного корня (3) может быть выполнено с увеличенной разрядностью операционных регистров, что приводит к существенным затратам оборудования., На фиг.i представлена схема устройства для вычисления квадратного ! корня; на фиг.2 — функциональная схема блока управления.

Устройство содержит регистр данных,,десятичный сумматор 2, коммутаторы 3 и 4, блок 5 синхронизации, содержащий три сдвиговых регистра 6 — 8 и элемент И 9, элемент

ИЛИ 10, триггер 11, элементы И 12-16, элемент 17 задержки, триггер 18, элемент И 19, элементы HE 20 и 21, блок 22 управления (БУ), выходные шины 23-27 БУ 22, внешнюю шину 28, 957 б шины 29 и 30 блока 5 синхронизации, входные шины 31-33 БУ 22.

Блок 22 управления содержит три триггера 34-36, элементы И 37-39, элемент ИЛИ 40, счетчик 41 и элемент EIF. 42.

Устройство работает следующим образом.

Регистр 1 данных хранит три операнда. Операнды хранятся в регистре

1 таким образом, что одноименные десятичные разряды разных операндов группируются совместно.

Подкоренное выражение записывается в регистр 1 на место второго (считая справа) операнда.

Перед началом вычисления в регистр на место первого операнда записывается 1 в самый старший разряд в случае, если порядок подкоренного выражения четный. Если порядок подкоренного выражения нечетный, то установка единицы производится со сдвигом вправо на один десятичный разряд. Далее выполняется обычный процесс деления посредством последовательных вычитаний делителя из делимого. При этом на выходной шине

23 БУ 22 вырабатывается сигнал, поступающий на коммутаторы 3 и 4 и обеспечивающий вычитание первого операнда из второго.

Для запуска вычислений по входной шине 28 поступает сигнал, обеспечивающий установку в состояние "Лог. 1" триггера 34 и обнуление триггеров

35 и 36 и счетчика 41. На вход

32 БУ 22, соединенный со сдвиговыми входами триггеров 34-36, поступает тактирующий сигнал с выхода 29 блока

5 синхронизации, чем обеспечивается синхронное изменение управляющих сигналов на выходах БУ 22. С выхода триггера 34 сигнал "Лог.1" поступает на вход триггера 35 и на шину

23 БУ 22, с которой далее поступает

1 на коммутаторы 3 и 4 и обеспечивает вычитание первого операнда из второго.

Моменты поступления импульсов по шине 29 блока 5 синхронизации на вход

32 БУ 22 синхронизированы с моментами окончания выполнения микрокоманд, задаваемых выходными сигналами БУ 22.

После окончания вычитания на вход

32 БУ 22 поступает импульс, который обеспечивает занесение "Лог. 1" из триггера 34 35, в результате чего на первые входы элементов

1151957

И 37 и 38 поступает сигнал "Лог.1".

В этот момент выполняется анализ знака остатка делимого по значению переноса сумматора 2, сформированного после предыдущего вычитания и поступающе-5 го по шине 31 БУ 22.

При положительном остатке на вход

31 БУ 22 поступает сигнал "Лог.1", при этом на выходе элемента И 37, соединенном с шиной 27 БУ 22, формируется сигнал Лог. t", обеспечивающий модификацию делителя. Для выполнения модификации делителя в самом начале работы блока 5 синхронизации триггер

11 устанавливается в состояние "Лог.1"5 посредством сигнала, вырабатываемого на выходе элемента И 19, на первый вход которого поступает сигнал с выхода элемента И 9. Сигнал на выходе элемента И 9 вырабатывается в момент прихода регистров 6 — 8 блока 5 синхронизации в исходное состояние (наличие "Лог.1" в первых разрядах регистров); для этого входы элемента И 9 соединены с выходами последних разрядов регистров 6 — 8. На второй вход элемента И 19 поступает сигнал с нулевого плеча триггера 18, который устанавливается в состояние "Лог.О" перед началом вычисления квадратного корня З0 по шине 28 БУ 22.

При наличии "Лог.1" на выходе триггера 11 на выходе элемента И 12 формируется одиночный импульс, соответствующий младшей единице первого 3g операнда регистра 1. Именно в этот момент производится модификация делителя (первого операнда). Для этого сигнал с выхода элемента И 12 поступает на первый вход элемента И 15, 40 на второи вход которого поступает сигнал по шине 27 БУ 22, разрешающий модификацию делителя. С выхода элемента И 15 информация поступает на вход коммутатора 4 и далее на вход 4S сумматора 2. Сигнал с выхода элемента И 37 поступает через элемент

ИЛИ 40 на вход триггера 34, в результате чего после выполнения модификации делителя вновь .устанавливается 50 в состояние "Лог.1" триггер 34, и вновь возбуждается шина 23 БУ 22 и выполняется вычитание, как описано выше.

В случае отрицательного остатка

I производится его восстановление а

У модификация делителя не выполняется.

При отрицательном остатке на вход

31 БУ 22 поступает сигнал "Лог.О", при этом на выходе элемента НЕ 42 и соответственно на выходе элемента

И 38, соединенном с шиной 24 БУ 22, формируется сигнал "Лог.1". Этот сигнал по шине 24 Бу 22 поступает на четвертые входы коммутаторов 3 и 4 и обеспечивает прибавление первого операнда к второму (делителя к остатку), Сигнал с выхода элемента И 38 поступает также на вход триггера 36, в результате после прихода очередного импульса на вход 32 БУ 22, сигнал

"Лог.1" заносится в триггер 36, выход которого соединен с шинами 25 и 26

БУ 22. После восстановления остатка выполняется сдвиг влево остатка и частного, т.е. второго и третьего. операндов, хранящихся в регистре 1.

В последовательных вычислительных машинах, использующих динамические регистры, информация в которых непрерывно циркулирует вправо, сдвиг влево выполняется посредством удлинения цепи циркуляции на один десятичный разряд во время сдвига влево. Для этого на второй информационный вход коммутатора 3 поступает информация с третьего выхода регистра 1, а на третий управляющий вход коммутатора 3 сигнал с выхода 25 БУ 22, разрешающий прохождение информации с третьего выхода регистра 1 на вход сумматора 2 и далее опять на вход регистра

Одновременно со сдвигом влево остатка в регистре 1 выполняется формирование нового делителя (первого операнда, хранящегося в регистре 1).

Для этого с выхода 26 БУ 22 сигнал

tt lt

Лог.1 поступает на первый вход элемента И 14, на второй вход которого поступает импульс, вырабатываемый описанным выше образом на выходе элемента И 12. Третий вход элемента И 14 связан с выходом элемента НЕ 21, на ,вход которого поступает сигнал с выхода первого разряда регистра 8 блока 5 синхронизации. Таким образом, выработка сигнала на выходе элемента

И 14 возможна только при нулевом значении первого разряда регистра 8.

11 11

Сигнал Лог. 1, появившийся на выходе элемента И 14, поступает на вход элемента ИЛИ 10 и на вход элемента

НЕ 20, на выходе которого формируется

t t 11

Лог.О, в результате чего элемент

1151957

И 13 запирается. Последовательный двоично-десятичный сумматор 2 имеет задержку, равную одной тетраде, поэтому младшая единица делителя сдвинется на один десятичный разряд впра- 5 во. Это соответствует формированию нового делителя. Одновременно к счет-! чику 41 прибавляется единица. Выход ,третьего триггера 36 соединен также с первым входом элемента И 39,второй 10 ,вход которого .соединен с выходом счетчика 41, на котором вырабатывается сигнал "Лог.1" до момента накопления в счетчике 41 величины,равной разрядности частного. После это- 15 го на выходе счетчика 41 устанавливается "Лог.О". Сигнал с выхода элемента И 39 через элемент ИЛИ 40 поступает на вход триггера 34. Таким образом, циклы вычисления цифр 20 частного выполняется до тех пор, пока не получают частное полной разрядности.

Перед вычислением последней циф- 25 ры частного в случае нечетного порядка подкоренного выражения в младшем разряде делителя оказывается "Лог.1", При формировании делителя для последней цифры частного единица на щ первом выходе регистра 1 появляется в момент нахождения "JIoF.I" в первом разряде регистра 8 блока 5 синхронизации.

Поэтому при наличии единичного сигнала на выходе 26 БУ 22 в момент формирования одиночного импульса на выходе элемента И 12 на всех входах элемента И 16 имеются сигналы "Лог.1", в результате чего на выходе элемента

И 16 вырабатывается сигнал, производящий установку триггера 18 в единичное состояние.

Нулевой выход триггера 18 соединен с входом элемента И 19, поэтому он запирается, в результате чего сигнал с выхода элемента И 9 не может пройти на единичный установочный вход триггера 11. Триггер 11 остается в нулевом состоянии, а делитель — неизменным в течение всего цикла вычисления последней цифры частного (в случае нечетного порядка аргумента). После получения последней цифры вычисление квадратного корня заканчивается.

Предлагаемое устройство для вычисления квадратного корня позволяет получить последнюю десятичную цифру корня с высокой точностью. При этом увеличение точности достигается без увеличения разрядности операционных регистров и времени вычисления результата.

Введенные дополнительные элементытриггер, два элемента И и элемент

НЕ требуют для своей реализации весьма незначительных затрат оборудования.

1151957

Фиг.1

1151957

Составитель С. Силаев

Редактор Е. Папп ТехредС.Йовжий Корректор И. Иаксимишин

Заказ 2324/37 Тираж 71О Подписное

ВНИИПИ Государственного. комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4