Цифроаналоговый преобразователь

 

ЦИФРО-АИА.ПОГОВЫЙ ПРЕОБРАЗОВАТЕЛЬ , содержшций первый регистр, входы которого соединены с входной шиной, источник опорного напряжения, блок разрядных ключей, первыйвход которого соединен с выходом источ:ника опорного напряжения, матрицу резисторов, входы которой подключены к выходам блока разрядных ключей , усилитель, вход которого соединен с выходом матрицы резисторов, я выход - с выходной шиной, отличающийся тем, что, с целью повьппения быстродействия, в него введены дополнительный блок разрядных ключей, второй регистр, входы которого соединены с выходами первого регистра, первый блок вычитания, первые входы которого подключены к выходам первого регистра, а вторые входы - к выходам второго регистра, блок умножения, входы которого соединены с выходами первого блока вычитания , второй блок вычит.шия, первые входы которого соединены с шиной кода нуля, а вторые входы подключены к выходам блока умножения, коммутатор, первые входы которого соединены с выходами блока умножения , вторые входы - с выходами второго блока вычитания, а третьи входы - с шиной кода нуля, сумматор, первые входы которого подключены к .выходам коммутатора, вторые входы к выходам первого регистра, выходы младших разрядов - к вторым входам блока разрядныхключей, выходы старших разрядов - к первым входам допол нительного блока разрядных ключей, (Л второй вход которого соединен с выходом источника опорного напряжения, допрлнительная матрица резисторов, m входов которой подключены к соответствующим выходам дополнительного блока разрядных ключей, а .выход к входу усилителя, линия задержки, 01 вход которой соединен с шиной синхю ронизации, входом синхронизации перо вого регистра, элемент ИЛИ, входы D которого соединены с первыми выходами линии задержки, счетчик, счетный вход которого подключен к выходу элемента ИЛИ, а вход установки в нулевое состояние - к шине синхронизации , блок контроля четности и нечетности , входы которого соединены с выходами счетчика, триггер, входы установки в нулевое состояние которого подключен к шине синхронизации, а вход установки в единичное состояние - к входу синхронизации второго регистра и второму выходу линии за

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

a(s» H 03 М 1/66

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3667564/24-24 (22) 29. 11. 83 (46) 23.04.85. Бюл. ¹ 15 (72) С,В. Архангельский, В.И. Качур и С.В. Радаев (71) Куйбышевский институт инженеров железнодорожного транспорта (53) 681.325(088.8) (56) 1. Гнатек 5.P. Справочник по цифро-аналоговым и аналогоцифровым преобразователям. М.. "Радио и связь", 1982, с. t7, рис. 1-2.

2. Гитис Э.И. Преобразователи . информации для электронных цифровых вычислительных устройств. М., нЭнергия", 1975, с. 278, рис. 7-1б (прототип). (54) (57) ЦИФРО-АНАЛОГОВЫЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий первый регистр, входы которого соединены с входной шиной, источник опорного напряжения, блок разрядных кпючей, первый вход которого соединен с выходом источника опорного напряжения, матрицу резисторов, входы которой подключены к выходам блока разрядных ключей, усилитель, вход которого соединен с выходом матрицы резисторов, а выход — с выходной шиной, о т и и— ч а ю шийся тем, что, с целью повышения быстродействия, н него введены дополнительный блок разрядных ключей, второй регистр, входы которого соединены с выходами первого регистра, первый блок вычитания, первые входы которого подключены к выходам первого регистра., а вторые входы — к выходам второго регистра, блок умножения, входы которого сne—

„„SU „1152091 А динены с выходами первого блока вычитания, второй блок вычит, ния, первые входы которого соединены с шиной кода нуля, а вторые входы подключены к выходам блока, умножения, коммутатор, первые входы которого . соединены с выходами блока умноже— ния, вторые входы — с выходами второго блока вычитания, а третьи входы — с шиной кода нуля, сумматор, первые входы которого подключены к .выходам коммутатора, вторые входы— к выходам первого регистра, выходы младших разрядов — к вторым входам блока разрядных. ключей, выходы старших разрядов — к первым входам допол нительного блока разрядных ключей, второй вход которого соединен с выходом источника опорного напряжения, С дополнительная матрица резисторов, m входов которой подключены к соответствующим выходам дополнительного блока разрядных ключей, а выход— к входу усилителя, линия задержкй, вход которой соединен с шиной синхронизации, входом синхронизации пер, вого регистра, элемент HIIH, входы «Ф которого соединены с первыми выходами линии задержки, счетчик, счетный нход которого подключен к выходу эле. мента ИЛИ, а вход установки н нулевое состояние — к шине синхронизации, блок контроля четности и нечетности, входы которого соединены с выходами счетчика, триггер, входы установки н нулевое состояние которого подключен к шине синхронизации, а вход установки в единичное состояние — к входу синхронизации второго регистра и второму выходу линии эа1152091

30 держки, два элемента И, первые входы которых соединены с соответствующими выходами блока контроля четности и нечетности, вторые входы — с инверсными выходом триггера, а выходы!

Ъ

Изобретение относится к вычисли- тельной технике, а именно к средствам преобразования информации из цифровой формы в напряжение, и может использоваться в аналого-цифровых 5 преобразователях, цифровых фильтрах, дисплеях на электроннолучевых трубках для формирования сигналов развертки, вычислительных и управляющих системах. 10

Известны цифро-аналоговые преобразователи (ЦАП), содержащие запоминающий регистр, стабилизированный источник опорного напряжения и цифроаналоговый декодер, состоящий из 15 аналоговых ключей и цепочки прецизионных резисторов. В таких ЦАП подлежащий преобразованию цифровой код записывается в триггерный регистр.

Каждый триггер регистра управляет 20 аналоговым ключом, который, в зависимости от своего состояния, либо отсоединяют либо подсоединяют к соответствующему входу резистивной цепочки напряжение опорного источни- 25 ка или полученный из него ток. Резистивная цепочка делит опорное напряжение или полученный из него ток таким образом, что образующееся на выходе ЦАП приращение напряжения пропорционально эквивалентному весу разряда входного числа 1).

Поскольку такие ЦАП не содержат выходного усилителя, они чаще всего гораздо дешевле преобразователей с усилителем на выходе. Однако они не могут быть термостабильными, так как температурная нестабильность мно. гоэвенной цепочки резисторов непосредственно сказывается на выход- 40 иом сигнале. Кроме того, они неуниверсалькм, так как допускают подключение только высокоомной нагруз-! ки. элементов И и прямой выход триггера соединены соответственно с первым, вторым и третьим управляющими входами коммутато(><\ .

Наиболее близким техническим решением к изобретению является ЦАП, содержащий первый регистр, входы которого соединены с входной шиной, источник опорного напряжения, блок разрядных ключей, первые входы которого подключены к выходу источника опорного напряжения, а другие входы — к выходам первого регистра, матрицу резисторов, входы которой соединены с выходами блока разрядных ключей, суммирующий усилитель, вход которого подключен к выходу матрицы резисторов, а выход соединен с выходной шиной f2), Недостаток известного,IIAII — низкое быстродействие. Причина этого длительный переходный процесс в согласующем усилителе, обусловленный наличием в схеме паразитных реактивных элементов. При этом длительность переходных процессов увеличивается с увеличением количества разрядов входйого числа, так как возрастают требования к точности преобразования, т.е. более точные ПАП требуют большего времени установления выходного сигнала.

Цель изобретения — повышение быстродействия, преобразователя.

Поставленная цель достигается тем, что в ЦАП, содержащий первый регистр, входы которого соединены с входной шиной, источник опорного напряжения, блок разрядных ключей, первый вход которого соедииен с выходом источника опорного напряжения, мат" рицу резисторов, входы которой подключены к выходам блока разрядных ключей, усилитель, вход которого соединен с выходом резисторов, а выход— с выходной шикай, введены дополнительный блок разрядных ключей, второй регистр, входы которого соедике91

3 11520 ны с выходами первого регистра, пер-!

» вый блок вычитания, первые входы которого подключены к выходам первого регистра, а вторые входы — к выходам второго регистра, блок умножения, входы которого соединены с выходами первого блока вычитания, второй блок вычитания, первые входы которого соединены с шиной кода нуля, а вторые входы подключены к выходам блока ум- 10 ножения, коммутатор, первые входы которого соединены с выходами блока умножения, вторые входы — с выходами второго блока вычитания, а третьи входы — с шиной кода нуля, сумматор,пер-- 15 вые входы которого подключены к выходам коммутатора, вторые входы — к выходам первого регистра, выходы младших разрядов — к вторым входам блока разрядных -ключей, выходы старших раз. 2п рядов — к первым входам дополнительного блока разрядных ключей, второй вход которого соединен с выходом источника опорного напряжения, дополнительная матрица резисторов, m входов 25 которой подключены к соответствующим выходам дополнительного блока разрядного ключей, а выход — к входу усилителя, линия задержки, вход которой соединен с шиной синхрониза- 30 ции, входом синхронизации первого регистра, элемент ИЛИ, входы которого соединены с первыми выходами линии задержки, счетчик, счетный вход которого подключен к выходу элемента ИЛИ а вход установки в нулевое состояние — к шине синхронизации, блок контроля четности и нечетности, входы которого соединены с выходами счетчика, триггер, вход уста- 4р новки в нулевое состояние которого подключен к шине синхронизации, а вход установки в единичное состоя- . ние — к входу синхронизации второFo регистра и второму выходу линии задержки„ два элемента И, первые входы которых соединены с соответствующими выходами блока контроля четности и нечетности, вторые входы— ,с инверсным выходом триггера, а выходы элементов И и прямой выход триггера соединены соответственно с первым, вторым и третьим управляющими входами коммутатора.

На фиг. 1 изображена структурная схема предлагаемого ЦАП; на фиг. 2 — 5 — временные диаграммы, поясняющие его работу.

ПАП содержит первый регистр 1, источник 2.опорного напряжения, блок 3 разрядных ключей, матрицу 4 резисторов, усилитель 5, второй регистр 6, пеовый блок 7 вычитания, блок 8 умножения, второй блок 9 вычитания, коммутатор 10, сумматор 11

i дополнительный блок !2 разрядных ключей; дополнительную матрицу 13 резисторов, линию 14 задержки, элемент ИЛИ 15, счетчик 16, блок 17 контроля четности и нечетности, триггер 18, первый 19 и второй 20 элементы И.

Входы первого регистра 1 соедине. ны с входной шиной, на которую поступает преобразуемый код. Выход первого регистра подключен к входам второго регистра 6, первым входам первого блока 7 вычитания и вторым входам сумматора 11. Выходы второго регистра 6 соединены с вторыми входами блока 7 вычитания, выходы которого через блок 8 умножения подключены к первым входам коммутатора

10 и вторым входам второго блока 9 . вычитания, первые входы которого соединены с шиной кода нуля и треть. ими входами коммутатора 10. Выходы второго блока 9 вычитания подключены к вторым входам коммутатора 10, выходы которого соединены с первыми входами сумматора l1. Выходы старших разрядов сумматора 11 подключены к первым входам блока 12 дополнительных ключей, вторые входы которых соединены с выходом источника 2 опорного напряжения и первыми входами основных ключей, вторые входы которых подключены к выходам блока 3 младших разрядов сумматора 11 . Выходы блока 3 разрядных ключей через матрицу 4 резисторов соединены с входом усилителя 5. Выходы дополнительного блока 12 разрядных ключей через дополнительную матрицу 13 резисторов подключены к входу усилителя 5, выход которого соединен с выходной шиной.

Второй регистр 6 служит для хранения предыдущего по отношению к содержимому регистра 1 значения входного кода ЦАП. Первый блок 7 вычитания формирует разность между новым (уменьшаемое) и предыдущим (вычитаемое) значениями входного кода ЦАП.

Ъ

Блок 8 умножения умножает выходную цифру первого блока 7 вычитания на постоянное положительное число Kn—

1152091 масштабный коэффициент. Второй блок 9 вычитания служит для нахождения разности между нулем (уменьшаемое) и выходным кодом (вычитаемое) блока 8 умножения и предназначен для форми- 5 рования числа, противоположного по знаку выходному числу блока 8 умно" жения. На выход коммутатора 10 поступает одна из трех его входных комбинаций в зависимости от того, на 10 каком иэ трех его управляющих входов (прямой выход триггера 18, выход элемента И 19, выход элемента И 20) присутствует единичный уровень (соответствие информациониьп; и управляю- 5 щих входов будет показано). Сумматор 11 — обычный двоичный комбинационный сумматор. Дополнительные блок

12 разрядных ключей и матрица 13 резисторов представляют собой один 20 или более добавочных разрядов ЦАП, являющихся последующими более старши-, ми по "весу по отношению к самому старшему из основных разрядов ЦАП.

Цифровые блоки 6-10 предназначе- 25 ны для формирования управляющих сигналов — кодов, блоки 14-20 управляются переключением этих кодов. Иоменты времени, в которые необходимо переключать управляющие сигналы, зада- зб ются с помощью линии задержки, на вход которой поступает внешний синхроимпульс. Выход линии 14 задержки, связанный с входом синхронизации второго регистра б и входом установки нуля триггера 18, соответствует максимальной задержке сигнала в этой линии. Функции стандартных блоков

15-17 полностью определяются их названиями н не требуют дополнительных 4О пояснений. Следует лишь уточнйть, ;что когда элементы И 19 и 2О открыты единичным потенциалом с инверсного выхода триггера 18, то при четном содержимом счетчика. 1б на выход 4s коммутатора 10 передается выходной код блока 8 умножения, а при нечетном — выходной код второго блока 9 вычитания. Когда элементы,И закрыI ты, нулевым потенциалом с инверсно- ЬО го выхода триггера 18 единнчы4й по° Ф тенциал его прямого выхода разрешает" передачу на выход коммутатора

f0 кода нуля.

Устройство работает следующим 55

1 образом.

Дпя наглядности представления характера переходных процессов на выходе ЦАП рассмотрим в качестве примера случай, когда работа аналоговых узлов ЦАП (блоков 4, 13, 15) описывается дифференциальным уравнением второго порядка. Это означает, что состояние ЦАП, как объекта управления, полностью характеризуется двумя координатами — уровнем выходного напряжения и его первой производной по времени, т.е. скоростью изменения этого напряжения.

Цель оптимального в смысле быстродействия управления переходным процессом в ПАП состоит в том, чтобы за наименьшее время довести уровень выходного напряжения до заданного значения (соответствующего новому значению входного цифрового кода), но так, чтобы к этому же моменту времени скорость изменения выходного напряжения оказалась равной нулю.

Цикл работы начинается с приходом внешнего синхронизирующего импульса..По этому импульсу очередной (новый) входной код ЦАП записывается в первый регистр 1, счетчик 1б и триггер 18 устанавливаются в нулевое состояние, а сам импульс поступает на вход линии 14 задержки.

Единичный потенциал инверсного выхода триггера 18 открывает элемент

И 19 и 20. Нулевое состояние счетчика 16 воспринимается блоком 17 контроля четности и нечетности как четное число, поэтому на выходе "чет" этой схемы и на выходе связанного с нни элемента И 19 появляется единичный уровень. В результате этого на выход коммутатора 10 передается выходной код блока 8 умножения.

После записи нового кода содержимое первого регистра 1, в общем случае, изменяется на некоторую величину ЬК . В известном ЦАП новый входной код, н только он, сразу и .непосредственно поступает на входы блока 3 разрядных ключей, в результате чего на выходе усилителя 5 происходит некоторый переходной процесс, изображенный на фнг. 5 кривой Ай и являющийся реакцией аналоговых узлов схемы ЦАП на скачок входного сигнала.

В предлагаемом ЦАП новый входной код поступает на первые входы сумматора 11. Кроме того, он подается на первый блок 7 вычитания, на выходе

1 1 52091 которого формируется величина разности между новым и прежним кодом, хранящимся во втором регистре 6. Эта разность, обозначенная йК„, увеличивается в масштабе до величины ЛК 5 (фиг. 2) при помощи блока 8 умножения и через коммутатор 10 подается н; вторые входы сумматора 11 (фиг. 3).

При этом на входах блоков 3 и 12, т.е. на выходах сумматора 11, оказывается (фиг. 4) код, отличающийся от значения нового входного кода на величину b Кк (знак отличия совпадает со знаком aK„)

Благодаря тому, что в предлагаемом ЦАП начальный скачок значения цифрового кода на входах аналоговых ключей разрядов всегда больше дейстЪ вительного изменения входного кода

ЦАП, происходит форсирование переходного процесса на выходе ЦАП, и этот процесс имеет тенденцию развиваться по кривой АБД (фиг. 5). В определенный момент времени „(достигнута точка Б) процесс должен быть 25 заторможен, чтобы предотвратить перерегулирование. Осуществляется это следующим образом. По импульсу с первого выхода линии 14 задержки содержимое счетчика 16 устанавливается 30 равным единице. При этом на выходе

"нечет" блока 17 контроля четности и нечеткости возникает единичный потенциал, а на выходе "чет" — нулевой. В результате на выход коммутатора 10 передается выходной код второго блока 9 вычитания, т.е. величина -ДК» (фиг. 1,3 и 4), и выходное напряжение ЦАП от момента имеет тенденцию изменяться по кривой 4р

БВЕ (фиг. 5).

Момент tt в который выходное напряжение ЦАП достигает стационарного уровня, соответствующего новому входному коду, а первая пронэвод- 4S ная выходного напряжения ЦАП по времени становится равной нулю, является окончанием процесса управления, Индикатором этого момента служит появление на последнем (в данном у примере — втором) выходе линии 14 задержки импульса, по которому содержимое регистра 1 переписывается во второй регистр 6, а триггер 18 переводится в единичное состояние. Единичный уровень прямого выхода триггера 18 разрешает передачу на выход коммутатора 10 кода нуля. В итоге на выходе сумматора 11 оказывается тот же код что.и на выходе регистра 1, т.е. новый входной код, и поэтому переходной процесс на выходе ЦАП в действительности развивается по линии АБВГ (фиг. 5), т.е. заканчивается в точке В. На этом цикл работы ЦАП заканчивается.

Для реализации предлагаемого устройства необходимо вначале выбрать количество дополнительных (старших) разрядов, за счет которых обеспечивается возможность форсирования переходных процессов в ЦАПе, а затем произвести расчет оптимальных для наихудшего случая значений времени переключения (в рассмотренном примере — t u t ), которые опре. деляют параметры линии 14 задержки.

Выбор числа дополнительных (старших) разрядов (один или более) осуществляется произвольно. При этом автоматически определяется величина постоянного масштабного коэффициента К, на который умножается в блоке 8 выходной Код первого блока 7 вычитания. Зтот коэффициент должен задаваться таким, чтобы при максимальном изменении входного кода и-разрядного ЦАП, т.е. на величиь ну 2, значения кодов на входах аналоговых ключей разрядов, вызывак щие форсирование переходного процесса на выходе ЦАП, отличались от максимального или минимального входного кода на величину, равную половине разности между числом, соответствующим .полному диапазону выходного (или входного) сигнала ЦАП с учетом его дополнительных (старших) разрядов, и числом, соответствующим диапазону работы основного

ЦАП.

Такое условие следует из необходимости для оптимального управления переходным процессом обеспечивать равные по модулю и противоположные по знаку приращения управляющего параметра. Зто означает, что для двух крайних случаев работы ЦАП нужно увеличивать на определенную величину максимальный входной код ЦАП или уменьшать на такую же величину минимальный входной код ЦАП. Поэтому, если и — число основных, à m — число дополнительных разрядов ЦАП, то масштабный коэффициент К блока 8

1152091

10 умножения должен вычисляться по формуле

2 (2 -2 ) 2 -1

М 2 2

m = 1,2,3

Другими словами, при форсировании переходного процесса на выходе

ЦАП в указанных крайних случаях всегда используется наибольшее значение управляющего сигнала, обеспечиваемое введением в устройство дополнительных (старших) разрядов

ЦАП.

Для любых других ситуаций прира щение управляющих кодов йК„ (фиг.2-4) во столько раз меньше максимально возможного, во сколько раэ изменение .hK входного кода ЦАП меньше его о рабочего диапазона, т.е. числа 2

Поэтому, вследствие линейности блоков 4, 13 и 5, при любых изменениях входных кодов ЦАП сокращение длительности переходного процесса íà eFo выходе происходит в одно и то же число раз, являющееся максимально возможным для наихудшего случая. Для остальных случаев возможно дополнительное сокращение длительности переходного процесса при использовании резерна по увеличению управляющего сигнала hK< (фиг. 2-4). Но быстродействие ЦАП все равно определяется временем установления для наихудшего случая, которое в предлагаемом устройстве минимизируется.

Расчет параметров оптимального управления, т.е. моментов времени

5 переключения управляющих кодов, производится для наихудшей ситуации либо путем построения математической модели аналоговой части ЦАП, либо по его экспериментально снятым дина10 мическим характеристикам. При этом, как уже отмечалось, значение управляющего параметра (цифрового кода) в наихудшей ситуации принимается равным половине диапазона, задаваемого

15 дополнительно введенными m разрядами ЦАП.

Технико-экономические преимущества предлагаемого ЦАП по сравнению с известным заключаются в следующем.

В предлагаемом ЦАП за счет введения дополнительных блоков, реализующих специальный вид управления переходным процессом, достигается повышение быстродействия. Зто сопровождается и повышением сложности устройства.

Однако большинство из дополнительных введенных блоков (13 и 15) являются цифровыми и очень простыми, поэтому стоимость предлагаемого устройства, 30 учитывая современный уровень технологии,электронной промышленности, возрастает несущественно. Быстродействие же является одной из основных характеристик ЦАП, и его повынение значительно расширяет область применения устройства.

1152091

Цифробой код на Ььхо1е алма 9

Уробень

ыЮого ко

Юлва И

Составитель А. Симагин

Редактор В. Дандко Техред М.Кузьма Корректор С. Шекмар

Заказ 2341/44 Тираж 872 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб. ° д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

9о3еиь нооого д уродец амЬфцего йи на %|ходе ФокаЯ п Ьходе блока 7