Преобразователь @ -значного двоичного кода в @ -значный

 

ПРЕОБРАЗОВАТЕЛЬ п-ЗНАЧНОГО ДВОИЧНОГО КОДА В р -ЗНАЧНЫЙ, содержащий первый и второй дешифраторы , первый и второй счетчики, первую и вторую схемы сравнения, регистр значности входного кода, регистр значности выходного кода, первую и вторую группь элементов И, сдвиговый регистр, первую, вторую и третью группы элементов ИЛИ, первый и второй триггеры блокировки, шесть элементов И, триггер подготовки, пять элементов ИЛИ, генератор импульсов , вход которого соединен с первым входом первого элемента И, второй и третий входы которого соединены соответственно с единичными выходами первого и второго тригге;ров блокировки, нулевые выходы которых являются соответственно выходами запроса и готовности преобразователя , вход установки нуля которого соединен с первыми входами первого , второго и третьего элементов ИЛИ, нулевым входом триггера подготовки и входом сброса сдвигового регистра, выходы которого соединены с первыми входами соответствующих элементов И второй группы, выходы которых являются информационными выходами преобразователя, входы значности входного и выходного кодов которого соединены соответственно с входами регистров значности входного и выходного кодов, вькоды которых соединены соответственно с входами первого и второго дешифраторов и первыми группами вхо-дов первой и второй схем сравнения, вторые группы входов которых соединены соответственно с выходами первого и второго счетчиков, разрядные входы первого счетчика соединены с выходом регистра значности выходного кода, выход первого элемента И соединен с первым входом второго сл элемента И, второй вход которого соединен с единичным выходом триггера подготовки, нулевой выход которого соединен с первым входом третьего элемента И. второй вход которого соединен с выходом четвертого элемента ИЛИ и с единичным входом триггера подготовки, а выход треел тьего элемента И соединен с вторым, О) входом третьего элемента ИЛИ, трео ел тий вход которого соединен с выходом второй схемы сравнения и с вторым входом второго элемента ИЛИ, выход которого соединен с входом сброса второго счетчика, а выход третьего элемента ИЛИ соединен с нулевым входом второго триггера блокировки , единичный вход которого соединен с выходом пятого элемента ИЛИ, первый вход которого соединен с выходом четвертого элемента И и с вторыми входами элементов И второй группы, второй вход пятого

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (I9) (!1) 5 057 А

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3664950/24-24 (22) 2 1. 11. 83 (46) 15.05.85. Бюл. Ф 18 (72) Ю.Ф. Шостак, Ю.П. Маштак, И.М. Комлев и О.П. Орлов (53) 681.325(088.8) (56) Авторское свидетельство СССР

)(421989, кл. G 06 F 5/02, 1972.

Авторское свидетельство СССР

Р 1087982, кл. G 06 F 5/02, 14.02.83.

{54) (57) ПРЕОБРАЗОВАТЕЛЬ ()- ЗНАЧНО—

ГО ДВОИЧНОГО КОЛА В Р -ЗНАЧНЫЙ, со— держащий первый и второй дешифраторы, первый и второй счетчики, первую и вторую схемы сравнения, регистр значности входного кода, регистр значности выходного кода, первую и вторую группы элементов И, сдвиговый регистр, первую, вторую и третью группы элементов ИЛИ, первый и второй триггеры блокировки, шесть элементов И, триггер подготовки, пять элементов ИЛИ, генератор импульсов, вход которого соединен с первым входом первого элемента И, второй и третий входы которого соединены соответственно с единичными выходами первого и второго тригге,ров блокировки, нулевые выходы которых являются соответствснно выходами запроса и готовности преобразователя, вход установки нуля которого соединен с первыми входами первого, второго и третьего элементов

ИЛИ, нулевым входом триггера подготовки и входом сброса сдвигового регистра, выходы которого соединены с первыми входами соответствующих элементов И второй группы, выходы

4(51) G 06 F 5 00 Н 03 М 7/00 которых являются информационными выходами преобразователя, входы значности входного и выходного кодов которого соединены соответственно с входами регистров значности входного и выходного кодов. выходы которых соединены соответственно с входами первого и второго дешифраторов и первыми группами входов первой и второй схем сравнения, вторые группы входов которых соединены соответственно с выходами первого и второго счетчиков. разрядные входы первого счетчика соединены с выходом регистра значности выходного кода, выход первого элемента И соединен с первым входом второго элемента И, второй вход которого соединен с единичным выходом триггера подготовки, нулевой выход которого соединен с первым входом третьего элемента И. второй вход которого соединен с выходом четвертого элемента ИЛИ и с единичным входом

° триггера подготовки, а выход третьего элемента И соединен с вторым. входом третьего элемента ИЛИ, третий вход которого соединен с выходом второй схемы сравнения и с вторым входом второго элемента ИЛИ, выход которого соединен с входом сброса второго счетчика, а выход третьего элемента ИЛИ соединен с нулевым входом второго триггера блокировки, единичный вход которого соединен с выходом пятого элемента

ИЛИ, первый вход которого соединен с выходом четвертого элемента И и с вторыми входами элементов И вто рой группы, второй вход пятого

1156057 лемента HJIH соединен с входом подготовки преобразователя, с входом установки сдвигового регистра, с вторым входом первого элемента ИЛИ и входом установки первого счетчика, счетный вход первого и второго счетчиков и первый вход пятого элемента И соединены с выходом второго элемента И, выход пятого элемента

ИЛИ соединен с диничным входом второго триггера блокировки, нулевой вьпод которого соединен с первым входом второго элемента И, второй

: ход которого соединен с единичным входом триггера подготовки, нулевой выход которого соединен с первым входом четвертого элемента И, второй вход которого является входом разрешения считывания преобразователя.. информационные входы которого соединены с первыми входами элементов И первой группы, вторые вхо" ды которых соединены с выходами элементов ИЛИ первой группы, выходы

=:лементов ИЛИ второй группы соединены соответственно с третьими входамк элементов И второй группы, :.,-й выход первого дешифратора

1 ... И, где И вЂ” максимальная значность входного и выходного кодов),, соединен с первым входом

:;«--ij-го элемента ИЛИ третьей групп, -"= выходы первого и второго дешиф:::аторов соединены с входами с первого по -й элементов ИЛИ соответственно первой и второй групп, вторые входы М --х элементов И первой и втооо "..- .рупп соединены соответственно последними выходами первого и второго дешифраторов, нулевой вход .:. paoro триггера блокировки соеди:.ен с выходом первого элемента ИЛИ, третий вход которого соединен с выходом пятого элемента И, второй вход которого соединен с выходом первой схемы сравнения, единичный вход первого триггера блокировки соединен с входом разрешения эапиI

Изобретение относится к автоматике и вычислительной технике и моси преобразователя и с первым входом шестого элемента И, второй вход которого соединен с Й -м выходом первого дешифратора, а выход с первым выходом четвертого элемента ИЛИ, второй вход которого соединен с выходом М -ro разряда сдвигового регистра, входы которого соединены с соответствующими выходами элементов ИЛИ третьей группы, первые входы которых соединены с соответствующими выходами элементов И первой группы, о т л и ч а ю щ и йс я тем, что, с целью расширения функциональных возможностей за счет обеспечения преобразования последовательных кодов, в него введены седьмой и восьмой элементы И„ Й -и элемент ИЛИ, третья группа элемен— тов ИЛИ, шестой элемент ИЛИ и триггер режима работы, нулевой выход которого соединен с третьим входом шестого элемента И, с третьими входами элементов И первой группы и управляющим входом первого деиифратора, единичный выход триггера режима соединен с первыми входами седьмого и восьмого элементов И, вторые входы которых являются оотeeòñòâåíío последовательным информационным входом и входом синхронизации последовательного кода преобразователя, выход первого элемента

И соединен с первым входом шестого элемента ИЛИ, второй вход которого соединен с выходом восьмого элемента И, выход шестого элемента ИЛИ соединен с входом сдвига сдвигового регистра, вход младшего разряда которого соединен с выходом И -ro элемента ИЛИ третьей группы, первый вход которого соединен с единичным выходом триггера режима, а второй — с выходом И -го элемента И первой группы, выход седьмого элемента И соединен с входом последовательного кода сдвигового регистPG °

2 жет быть использовано при построении устройств согласования приборов

1 156057 с различными разрядными сетками, а также приборов. работающих в последовательном и параллельном коде.

Целью изобретения является расширение функциональных возможностей за счет обеспечения преобразования последовательных кодов.

Структурная схема предлагаемого преобразователя приведена на чертеже. 1О

Входы 1 значности входного кода

Ф соединены с входами регистра 2 значности входного кода, а входы 3 значности выходного кода соединены с входами регистра 4 значности выходного кода. Выходы регистров 2 и

4 соединены с дешифраторами 5 и 6 и со схемами сравнения 7 и 8, к которым подсоединены также выходы счетчиков 9 и 10. Выход элемента

ИЛИ 11 подсоединен к нулевому входу триггера блокировки 12.

Выход схемы сравнения 8 соединен с входом элемента ИЛИ 13 и через элемент ИЛИ 14 — с нулевым входом триггера блокировки 15. Выходы цешифратора 5 соединены через элементы ИЛИ 16 группы с элементами И 17 группы по следующему правилу: вход

18 t -го элемента И 17 группы ""oåäè30 нен через 1 -й элемент ИЛИ 16 группы со всеми выходами дешифратора 5, кроме первых (1-1) выходов. Вход

18 последнего элемента И 17 группы (верхнего по чертежу} соединен непосредственно с последним выходом цешифратора 5.

Выходы дешифратора 6 соединены через элементы ИЛИ 19 группы с входами элементов И 20 группы по следующему правилу: вход 2 1 элемента

И 20 группы соединен через -й элемент ИЛИ 19 группы со всеми выходами дешифратора б, кроме первых (-1) выходов, а вход 21 последнего элемента И 20 группы (нижний по чертежу) соединен непосредственно с последним выходом дешифратора 6.

4 ров блокировки 12, 15 и счетчика

10. Вход 27 подготовки соединен установочным входом сдвигового регистра, счетчика 9 и через элементы

ИЛИ 11 и 28 с нулевым входом триггера блокировки 12 и с единичным входом триггера блокировки 15 соответственно. Выходы элементов ИЛИ 29, 28 соединены соответственно с единичными входами триггера подготовки 26 и триггера блокировки 15.

Выходы дешифратора 5 соединены с входами элементов ИЛИ 30 группы со сдвигом на один разряд (1 -й выход дешифратора соединен с входом того элемента ИЛИ, выход которого соединен с входом (i +1)-го разряда сдвигового регистра 23) °

Единичные выходы триггеров блокировки 15 и 12 и выход генератора импульсов 31 соединены с входами элемента И 32 и через элемент И 33— со счетным входом счетчиков 9 и 10.

Вход разрешения записи 34 соединен с единичным входом триггера блокировки 12, нулевой вход которого является выходом запроса 35 преобразователя. Нулевой выход триггера 26 соединен с входом элемента И 36. Выход 37 сдвигового регистра соединен с входом элемента ИЛИ 29. Вход элемента И 38 соединен с нулевым выходом триггера 15. который является выходом готовности 39 преобразователя. Другой вход элемента И 38 является входом 40 разрешения считывания. Выходы элементов И 41 и 42 соединены с входами элементов ИЛИ 29 и 11

Элементы И 43 и 44 служат для подачи последовательного кода и синхросигналов, которые через элемент

ИЛИ 45 поступают на вход сдвига регистра 23. Триггер режима 46 задает вид входной информации. Последовательный код поступает по входу

47, а синхросигналы — по входу 48 синхронизации. Вход 49 режима рабо- . ты соединен с входом триггера 46.

Информационные входы 22 преобразователя соединены с элементами

И 17 группы. Выходы сдвигового регистра 23 через элементы И 20 группы соединены с информационными выходами 24 преобразователя. Вход

25 установки нуля преобразователя соединен с нулевым входом триггера подготовки 26 и через элементы 11, 14, 13 — с нулевыми входами тригге50

Предлагаемый преобразователь работает следующим образом.

Перед началом работы преобразователь обнуляется. Для этого по входу 25 подается одиночный импульс, обнуляющий сдвиговый регистр 23, триггер подготовки 26, триггеры блокировки 12 и 15 и счетчик 10. 3атем по входам 1 и 3 записывается со.

11560.57

56

Я

Г ответственно значность входного и выходного кодов в регистры 2 и 4, а пп входу 49 в триггер режима работы 46 — ноль в случае преобразования параллельного кода в параллельный и единица в случае преобразования последовательного кода в парал.пельный.

Число разрядов К регистров 2 и 4 определяется выражением К = log N, где N — максимально возможная знач ость входного и выходного кодов.

Если в триггер режима работы 46

::вписан ноль, то регистры 2 и 4 через дешифраторы 5 и 6 и элементы

ИЛИ 16 и 19 выдают разрешение элементам И 17 и .20 на прием и выдачу соответственно входных и выходных кодов. Если в триггере 46 записана единица, то дешифратор 5, элементы

И 17 и 41 заблокированы нулевым сигналом с нулевого выхода триггера 46, а регистр 4 через дешифратор

6 и элементы ИЛИ 19 выдает разреше— ние элемен-,àì И 20 на выдачу выходttoго кода.

Затем на вход 27 подается сигнал п,дготовки, по которому в первом

: J.учае записывается единица в (П+1) разряд, а во втором — в младший разряд сдвигового регистра 23 при

"-значности входного кода. В обоих случаях в счетчик 9 записывается зна-tèîñòü Р— выходного кода, триг-.=:.р блокировки 15 устанавливается в единичное состояние, а триггер

12 — в нулевое. С нулевого выхода

"риггера блокировки 12 на вход 35 посылается сигнал готовности к приему входного кода, а на выходе

39 отсутствует сигнал готовности преобразователя выдать выходной код, так как триггер 15 находится в единичном состоянии, В первом случае входной код поступает по входам 22 через элементы групп И 17 и ИЛИ 30 в и младших разрядов регистра 23, во втором случае последовательный код через открытый элемент И 43 поступает на вход сдвигового регистра для последовательной информации, а на вход сдвига через элементы И 44 и

ИЛИ 45 поступают импульсы синхро— низации, которые продвигают по сдвиговому .регистру и -разрядный последовательный код с единицей, записанной в процессе подготовки.

Последовательный код записывается в и младших разрядах сдвигового регистра, а в (и+1)-м разряде — единица. После поступления входного кода в обоих случаях по входу 34 поступает сигнал сопровождения входного кода, который устанавливает триггер блокировки 12 в единичное состояние, элемент И 32 деблокируется, тактовые импульсы начинают поступать через элемент И 45 на вход сдвига сдвигового регистра 23 и сдвигать входной код разрядностью и единицу, находящуюся в (t!+1) разряде.

Процесс подготовки продолжается до тех пор, пока единица подготовки движется по сдвиговому регист— ру 23. При выходе с последнего разряда единица подготовки через выход 37 и элемент ИЛИ 29 поступает на единичный вход триггера подго— товки 26 и через открытый элемент

И 36 и элемент ИЛИ 14 — на нулевой вход триггера блокировки 15. !!ри этом с единичного выхода триггера блокировки 15 подается запрещающий сигнал на элемен- И 32, прерывающий подачу тактовых импульсов. а с нулевого to выходу 39 приемнику информации — сигнал готовности пре-. образователя к выдаче выходного ко— ца. При этом выдается разрешение элементу И 38 на передачу поступающего по входу 40 сигнала считывания выходного кода.

В дальнейшем при поступлении по входу 40 сигнала считывания выходного кода открываются элементы И 20 группы и считывается выходной код на выходы 24. Одновременно с этим триггер блокировки 15 устанавливается в единичное состояние и выдает разрешение элементу И 32 на пропускание тактовых импульсов на счетный вход счетчиков 9 и 10 и вход сдвига сдвигового регистра 23.

Как только на счетчике 10 будет записано число за 2 тактов или в счетчике 9 число д за (2 — 2 Р) тактов, то сигнал со схемы сравнения 8 через элементы ИЛИ 13 и 14 обнуляет счетчик IO и триггер блокировки 15, с нулевого выхода которого выдается сигнал готовности выдать код, или тактовый импульс че". рез открытый элемент И 42 и элемент

ИЛИ 11 обнуляет триггер блокировки

1! 56057

Заказ 3146/45 т аж 71.О g

4ндиал ШШ Патеат, р. Fareyeg, д.дврадт®аа

2, с нулевого выхода которого выдается запрос на прием очередного ко/ да, В зависимости от сигнала на входе управления режимом работы преобразователя осуществляется преобразование и -значного параллельного к да в Р -значный параллельный при нулевом сигнале, преобразование

n — значного. последовательного в

S $ -эначный параллельный при единичном сигнале.