Устройство для приема и обнаружения комбинации двоичных сигналов

 

УСТРОЙСТВО ДЛЯ ПРИЕМА И ОБНАРУЖЕНИЯ КОМБИНАЦИИ ДВОИЧНЫХ СИГНАЛОВ, содержащее хронизатор, первый вход которого является первым входом устройства, второй вход хронизатора объединен с первыми входами первого счетчика и первого регистра и является вторым входом устройства , первый выход хронизатора соединен с первыми входами второго регистра и триггера, второй выход с первым входом первого блока памяти третий выход - с вторым входом первого счетчика, четвертый выход с первым входом первого коммутатора, пятьй выход - с первым входом порогового элемента, выходы первого счетчика соединены с соответствующими вторыми входами первого блока памяти, выходы которого соединены с соответствующими вторыми входами второго регистра первые выходы второго регистра, соединены с соответствующими третьими входами первого блока памяти, второй выход второго регистра соединен с вторым входом триггера, выход триггера соединен с вторым входом первого коммутатора, третий вход которого является третьим входом устройства, выход первого коммутатзора соединен с четвертым входом первого блока памяти, второй блок памяти, выходы которого соединены с соответствующими первыми входами сумматора выходы сумматора соединены с соответствующими вторыми входами первого регистра, выходы которого соединены с соответствующим вторыми входами сумматора и порогового элемента, третий регистр , входы которого являются четвертыми входами устройства , выходы третьего регистра соединены с соответствующими третьими входами порогового элемента, выход которого является выходом устройства, отличающееся тем, что, с целью повышения информативности устройства, в него .введены второй счетчик и второй коммутатор, третий выход хронизатора соединен с третьим входом первого ся регистра, объединенные первые вхоО5 ды второго счетчика и второго коммутатора являются пятым входом устройства , второй вход второго счетчика является шестым входом устройО ства, выходы первого счетчика, второго счетчикэ, первого коммутатора и первые выходы второго регистра соединены соответственно с вторыми, третьими, четвертым и пятыми входами второго коммутатора, выходы которого соединены с соответствующими первьвда входами второго блока памяти, вторые и третий входы второго блока памяти являются соответственно седьмыми и восьмым входаш устройства .

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

4(51) G 08 С 19 28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМ У СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫГИЙ (21) 3685055/24-24 .(22) 02.01.84 (46) 15.05.85. Бюл. N 18 (72) А.Ф. Кулаковский (53) 621.398(088.8) (56) 1. Авторское свидетельство СССР

Р 858104, кл. С 11 С 15/00, 1979.

2. Авторское свидетельство СССР по заявке Ф 3537535/24, кл. G 08 С 19/28, 1983 (54) (57) УСТРОЙСТВО ДЛЯ ПРИЕМА

И ОБНАРУЖЕНИЯ КОМБИНАЦИИ ДВОИЧНЫХ

СИГНАЛОВ, - содержащее хронизатор, пер. вый вход которого является первым входом устройства, второй вход хронизатора объединен с первыми входами первого счетчика и первого регистра и является вторым входом устройства, первый выход хронизатора соединен с первыми входами второго регистра и триггера, второй выход— с первым входом первого блока памяти третий выход — с вторым входом первого счетчика, четвертый выход— с первым входом первого коммутатора, пятый выход — с первым входом порогового элемента, выходы первого счетчика соединены с соответствующими вторыми входами первого блока памяти, выходы которого соединены с соответствующими вторыми входа1 ми второго регистра, первые выходы второго регистра, соединены с соответствующими третьими входами первого блока памяти, второй выход второго регистра соединен с вторым входом триггера, выход триггера соединен с вторым входом первого коммутатора, третий вход которого

„„SU,„, 115611О . A является третьим входом устройства, выход первого коммутатора соединен с четвертым входом первого блока памяти, второй блок памяти, выходы которого соединены с соответствующими первыми входами сумматора, выходы сумматора соединены с соответствующими вторыми входами первого регистра, выходы которого соединены с соответствующими вторыми входами сумматора и порогового элемента, третий регистр, входы которого являются четвертыми входами устройства, выходы третьего регистра соединены с соответствующими третьими входами порогового элемента, выход которого является выходом устройства, о т л и ч а ю щ е— е с я тем, что, с целью повышения информативности устройства, в него введены второй счетчик и второй коммутатор, третий выход хронизатора соединен с третьим входом первого регистра, объединенные первые входы втррого счетчика и второго коммутатора являются пятым входом устройства, второй вход второго счетчика является шестым входом устройства, выходы первого счетчика, второго счетчика, первого коммутатора и первые выходы второго регистра соединены соответственно с вторыми, третьими, четвертьпч и пятыми входами второго коммутатора, выходы которого соединены с соответствующими пер. выми входами второго блока памяти, вторые и третий входы второго блока памяти являются соответственно седьмыми и восьмым входами устройства.

115k 110

Изобрете?гие Огносится Fc электро-связи и может быть использовано в устрой(TRах ОбрабОтки ДискрРтньlх сообш(!!ий дня Обнаружения комбинл(ьчи двоичных с??гнл)!Г)н известного вида

5 при неиз вест«c)M MoM(FIT<- ee IIpJIxop»

И 3 13 (ICIT FIÎ VC . Tp ()II< TE30 агля 1lp JI PMEI и Обнаружения комбинации Двоичных сигналов, содержаще < 1 e JI(.pa Top та кто?3ых импул? с 013, формирователь им< пульсов, счетчики, -)лементы И, элементы ИЛИ) тригг(р, дешифрлторь1, э;?ементы з;)держки, 110рогОГ)ый 3,JI(— мент, реги<. Tpbl) xpoIJIIзлтор и блоки памяти,"1) .

Недо(.тлтко.! и з н Рс тного устрой—

СТВЛ Я ВЛЯ РТ< Я НИ 3 КО< f)I JOT POJJC)IICT—

Нано Ол ее бли 3 к!1м ИО т()хниче< J< ()11 с у щ н О с 1 и к Iz p е д л л 1 л eå M Î J I ó я В.!! я Р т (я устройство для IIp«eM» и обнаружР— комбин;?цHH IE?3O?I

1Ie .pB01 О и BtopUJ О э 1()MPFJTÎÂ И ГЗтО рой вь?ход хро)п? (3òîðë (!oе3(инен с первыми вход»ми триг1 Ррл и 13) Оро! О регистра, тр(гий Выхc)JI, — с 1?ервым

ВХОДОМ КОММУТЛ (ОР Л Ч РT 13 C Pt bill 35 вьгход — с в Орь(м 13ход()м первого регистра, пятый выход — с пер?31!ми входами первого блок» памяти, нов роговог0 элемента, Tp(тьего и чет— вертого элементов И, шестой Выход — 40

С ВТОРЫМИ H ÕÎÄË "1И П(Р 130 ГО И Т Р РТ Ь ()— го элементов И, сед?мой выход

С ВТОРЫМИ ВХОД»МИ ВТОРО? О И ЧЕ ГВ(..P— того элементов И, Выходы счет 1икл соединены с соотлетствующими первыми входами первого, второго и третьего блоков памяти, выходы третьего и четвертого элементов И соединены с Вторыми входами соответственно второго и третьего блоков памяти, Вы- у ходы первого блока памяти соединены с соответствующими вторыми входами в дорого регистра, первый выход кото— рого соединен с вторым входом триггера, выход триггера соединен с пер†у вым входом коммутатора, второй вход коммутатора является третьим входом устройства, вторые выходы регистра и ных<)д коммутатора соединены соответственно с первыми Входами блоков

< равнения и третьими входами первого блока памяти, выходы второго блока памяти соединень! с вторыми входами соответствующих блоков сравнения, 13ьуходы которых соединены с первыми входами соотв етс т вующих пятых эл ементов И, выходы третьего блока памяти соединены с вторыми входами соответствующих пятых элементов И, выходы которых соединены через четвертый блок памяти с соответствующими первыми входами сумматора, выходы сумматора соединены с третьими входами первого регистра, выходы которого соединены с соответствующими вторыми входами сумматора и порогоВого элемента, выходы третьего регистра соединены с соответствующими третьими входами порогового элемента, третьи входы второго, третьего блоков памяти и входы третьего регистра являются соответственно четвертыми>пятыми и шестыми входами устройства, выходы первого, второго .)лементов И и порогового элемента яв?!ян)тся соответственно первым, вторым и третьим вы )дами устройства (2) .

Недостатком этого устройства является ограниченное число видов

Об нар ужи ваемых комбинаций . Об наруживаемыми являются комбинации с детер— минированной структурой. Но устройство не обнаруживает, например, составную комбинацию, образованную

L -частичными комбинациями, выбираемыми каждая из алфавита объемом 3 коыбинл1?ий, так как данная составная к()мбинлция имеет определенное количество реализаций, а устройство может быть настроено только на одну ее реализацию, хранящуюся в блоках памяти эталона и маски, то остальные ее реализации пропускаются. Ограниченное число видов обнаруживаемых комбинаций снижает информативность известного устройства.

11елью изобретения является повы— шение информативности устройства. указанная цель достигается тем, что в устройство для приема и обнаружения комбинации двоичных сигналов, содержащее хронизатор, первый вход которого является первым входом устройства, второй вход хронизатора

Объединен с первыми входами первого

11?6 10 счетчика и первого регистра и является вторым входом устройства, первый выход хронизатора соединен с первыми входами второго регистра и триггера, второй выход — с первым входом первого блока памяти, третий выход — с вторым входом первого счетчика, четвертый выход — с первым входом первого коммутатора, пятый выход — с первым входом порогового элемента, выходы первого счетчика соединены с соответствующими вторыми входами первого блока памяти, выходы которого соединены с соответствующими вторыми входами второго регистра, перв вые выходы второго регистра соединены с соответствующими третьими входами первого блока памяти, второй выход второго регистра соединен с вторым входом триггера, выход триг— гера соединен с вторым входом первого ° коммутатора, третий вход которого является третьим входом устройства, выход первого коммутатора соединен с четвертым входом первого блока памяти, второй блок памяти, выходы которого соединены с соответствующими первыми входами сумматора, выходы сумматора соединены с соответствующими вторыми входами первого регистра, выходы которого соединены с соответствующими вторыми входами сумматора и порогового элемента, третий регистр, входы которого являются четвертыми входами устройства, выходы третьего регистра соединены с соответствующими третьими входами порогового элемента, выход которого является выходом устройства, введены второй счетчик и второй коммутатор, третий выход хронизатора соединен с третьим входом первого регистра, объединенные первые входы второго счетчика и второго коммутатора являются пятым входом устройства, второй вход второго счетчика является шестым входом устройства, выходы первого счетчика, второго счетчика, первого коммутатора и первые выходы второго регистра соединены соответственно с вторыми, третьими, четвертым и пятыми входами второго коммутатора, выходы которого соединены с соответствующими первыми входами вто рого блока памяти, вторые и третий входы второго блока памяти являются соответственно седьмыми и восьмым входами устройства.

На фпг. 1 приведена структурная схема и1? едла гл емо го v(òp(? Éñò}32 на фиг. 2 — временные диаграммы входных двоичных сигналов и тактовых импульсов, на фиг. 3 — пример содержимого ячеек блока 1 памяти, нл фиг. 4 временные диаграммы управляющих сигналов.

Устройство jlJIfi приема H обнаружения комбинаций двоичных сигналов содержит блок 1 памяти, регистр 2, триггер 3, коммутаторы 4 и 5, блок 6 памяти, хронизатор 7, счетчики 8 и

9 адреса, сумматор 1О, регистр 11, пороговый элемент 12 и регистр 13.

Устройство работает следующим образом.

Принимаемые двоичные сигналы в виде последовательности элементарных посылок "О", "1" (фиг. 2а ) поступают на вход коммутатора 4. На входы хронпзатора 7, счетчика 8 и регистра !1 поступают синхронизированные с двоичными сигналами тактовые импульсы (фиг. 2 F ). Очередной тактовый импульс устанавливает в ноль счетчик 8 адреса, регистр 11 и запускает хронизатор 7, который в ответ на тактовый импульс вырабатывает в интервале между соседними тактовы- ми импульсами (фиг. 2 5, 4 а ) следующие управляющие сигналы: первую пачку из 0 = — импульсов (фиг. 4d? )

N где !! — число двоичных сигналов комбинации; m — целое число, равное числу разрядов ячейки памяти в блоке 1 памяти; вторую пачку из а импульсов (фиг. 4 В ), задержанную относительно первой пачки; третью пачку из q импульсов (фиг. 4 Б ), задержанную относитепьно второй пачки, импульс ввода принимаемого двоичного сигнала (фиг. 4g ), импульс считывания (фиг. 4 е ) .

Блок 1 памяти, регистр 2, триггер 3 и коммутатор 4 обеспечивают хранение и считывание N -разрядной выборочной комбинации, образованной двоичными сигналами, принятыми в данном и в М вЂ” 1 предыдущих тактовых интервалах. Эта комбинация упакована в блоке 1 памяти g rn -разрядными словами, нумерация которых возрастает в направлении к прошпому времени, а в словах старшим разрядам соответствуют более "старые" двоичные сигналы. Для примера на фиг. 3 показано содержимое блока 1 памяти

1156110 в моменты времени - -. t, <, t, в слу чае 16-разрядной выборочной комбинации, упакованной четырьмя четырехразрядными словами (на фиг. 3 через

6() nt..означен двоичный сигнал в мо мент ; ) . .Слова размещаются в ячейках памяти с адресами 0,1..., < — 1.

Чтение слов выборочной комбинации осуществляется кодами с выходов счет10 чика 8 адреса, поступающими на адоесные входы блока 1 памяти. Первым в тактовом интервале считывается нулевое слово после установки в ноль счетчика 8 адреса, остальные слова

15 считываются при последовательном, наращивании на единицу его содержимого импульсами третьей пачки (фиг. 4 z ), поступающими на суммирующий вход счетчика 8 с выхода г хрониэатора 7. После того, как считываемое слово установится на выходах блока 1 памяти, импульс первой пачки (фиг. 4 b ) с выхода хронизатора 7 поступает на тактовый вход регистра 2, триггера 3 и записывает в регистр 2 слово выборочной комбинации, в триггер 3 — содержимое старшего разряда с выхода регистра

2, записанное в него из старшего разряда предыдущей ячейки блока 1 >0 памяти. Следующий импульс второй пачки (фиг. 4 В ) с выхода хронизатора 7 поступает на управляющий вход блока 1 памяти и записывает в него по тому же адресу слово выборочной 55 комбинации со сдвинутыми по направлению к старшим разрядам двоичными сигналами, так как выход коммутатора 4 соединен с информационным входом младшего разряда блока 1 памяти, 40 остальные информационные входы блока

1 соединены с выходами регистра 2 с перекосом на один разряд в сторону его младших разрядов. В младший разряд нулевого слова записывается 45 принимаемый в данный тактовый интервал двоичный сигнал, проходящий со входа устройства на выход коммутатора 4 благодаря наличию на его управляющем входе импульса ввода SO (фиг. 4 ) с выхода хронизатора 7, а в младший разряд остальных слов старший разряд предыдущего слова, поступающий с выхода триггера 3 на выход коммутатора 4. Этим обеспечива- g5 ется сдвиг выборочной комбинации на один бит в направлении к новому двоичному сигналу.

Каждое слово выборочной комбинации поступает на четвертый и пятые входы: коммутатора 5, на вторые входы которого поступают коды с выходов счетчика 8 адреса. В режиме выделения комбинации двоичных сигналов команда ввода на первом входе коммутатора 5 отсутствует, вследствие чего с входов коммутатора 5 на его выходы соединенные с адресными входами блока 6 памяти, поступает код, младшими разрядами которого является код слова выборочный комбинации, старшими разрядами — код номера этого слова. Ячейка блока 6 памяти с этим адресом содержит двоичный код числа информационных позиций, на которых совпадает слово выборочной комбинации со словом эталона (словом выделяемой комбинации) . Например, если в случае четырех че— тырехразрядных слов вторым словом эталона является слово 0011, в котором все позиции информационные, тс для второго слова 0000 выборочной комбинации ячейка с адресом 100000 содержит код 010 (код числа 2), для второго слова 0001 выборочной комбинации ячейка с адресом 100001 код 011 (код числа 3) и т.д . по всем вариантам второго слова выборочной комбинации. Если же в слове эталона 0011 старший разряд (край— няя слева позиция) является неинформационным. то в ячейках с адресами

100000 и 100001 будет содержаться код 001 и 010, как результат сравнения слов 011 и 000, 011 и 001.

Сумматор 10 суммирует двоичные числа с выходов блока 6 постоянной памяти и регистра 11. По окончании суммирования импульс третьей пачки (фиг. 4 Я ) с выхода хронизатора 7 поступает на тактовый вход регистра 11 и записывает в него содержимое сумматора 10.

После обработки слов выборочной комбинации регистр 11 содержит число, равное равное числу информационных позиций, на которых выборочная комбинация совпадает с эталоном.

Если это число не меньше порогового числа записанного в регистре 13, то импульс считывания (фиг. 4 e ) с выхода хронизатора 7, поступающий на стробирующий вход порогового элемента 12, считывает на выход устройства решение об обнаружении ком1156110

Фиг t бинации. По окончании последнего им- пульса второй пачки (фиг. 4 5 ) блок 1 памяти содержит выборочную комбинацию, сдвинутую на один бит в направлении к новому двоичному 5 сигналу (фиг. 3) .

Аналогичным образом осуществляется анализ выборочных комбинаций в последующих тактовых интервалах.

Для ввода данных в блок 6 памяти на вход счетчика 9 поступает импульс, устанавливающий счетчик 9 в исходное состояние, после чего данные вводятся словами. Каждое слово данных со" провождается командой ввода и импульсом записи. Команда ввода, поступающая на управляющий вход коммутатора 5 и на суммирующий вход

В счетчика 9 адреса, устанавливает на выходах счетчика 9 очередной-адрес. 2О

Импульс записи, поступающий на управляющий (третий) вход блока 6 записывает в него данные, поступающие на информационные вторые входы, по адресу, который действует на адресных входах блока. 6 памяти.

Число адресных .-.-ходов блока 1

1 памяти равно ". - оа, .; - число разрядов ячеек блока 6 паня-."., ",;àâíî и= 1о(rn

Расширение видов обнаруживаемых комбинаций достигается за счет обнаружения составной комбинации, образованной I -частичными комбинациями, выбираемыми каждая иэ алфавита объемом комбинаций. В этом случае число разрядов ячеек блока памяти выбирается равным чиспу разрядов частичной комбинации, а в каждую ячейку блока 6 памяти записывается число, равное числу информационных позиций, на которых слово выборочной комбинации, соответствующее ячейке памяти, совпадает с наиболее сходной с ним комбинацией алфавита.

1156110

st g 1) =Р

0 1 1 1

1 0 0

- - / h л +1 л +2

emep8un

Фиг. 2

0 Ри3 гуды

Я ейла д 2 1

Составитель М. Никуленков

Редактор С.Тимохина Техрец Т.Фанта Корректор В.Гирняк

Тираж 611 Подписное

ВНИИПИ Государственного комитета СССР но денам и:зобретений и открытий

11303 5, М<и.кна, Ж-35, Раушская наб., д. 4/5

Заказ 3150/48

Филиал !ПП! "Патент", г. Ужгород, ул. Проектная, 4

b oa zAi

Ячейка 5 2 1 0