Устройство для вычисления элементарных функций

 

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭЛЕМЕНТАРНЫХ ФУНКЦИЙ, содержащее арифметический блок и блок управления, причем ари4метический блок содержит три дешифратора, восемь коммутаторов, три умножителя, два cyi iaTopa, основной и дополнительный блоки памяти, счетчик порядка, вспомогательный регистр, входной регистр, сдвигатель и регистр .функции, причем выход вспомогательного регистра соединен с информационным входом первого деши-фратора и первьм информационным входом первого коммутатора, второй и третий информационные входы которого соединены соответственно с выходом первого дешифратора и входом мантиссы аргумента устройства, вход порядка аргумента которого соединен с информационным входом счетчика порядка, выход которого соединен с управлякиц входом сдвигателя, информационный вход которого соединен с выходом входного регистра, информационным входом вспомогательного регистра. первьми информационными входами первого умножителя, коммутаторов с второго по четвертый и с входом второго дешифратора:, выход первого коммутатора соединен с информационным вхйдом входного регистра, выходы старших и младошх разрядов сдвигателя соединены соответственно с пёрвьй и вторым информационными входани первого сумматора, выход старших раадядов сдвигателя и выход первого сумматора соединены соответственно с первым и вторым информационными входами третьего дешифратора, выход которого соединен с адресным входом основного блока памяти, выход третьчО его коммутатора соединен с вторым (Л информационным входом первого умножителя , вьпсод которого соединен с четвертым информационш11м входом первого, | вторым информационным входом второго и первыми информационнь{ми входами с пятого по шестой коммутаторов, выход второго коммутатора соединен а с первым информационным входом втоо 4 ю со рого умножителя, выход которого соединен с вторыми управляющими входами шестого и пятого коммутаторов, выходы которых сое Динены с первыми информационными входами соответственно третьего умножителя и второго сумматора , вторые информационные входа которых соединены с выходами соответственно седьмого и четвертого коммутаторов, выход третьего умножителя соединен с третьим информационным вxoдo f пятого коммутатора, выход второго сумматора соединен с информационным входом регистра функции, вторым информационньм входом третье-: го и пятым информационный входом

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

1Ж) G06 5 31

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

13, Д, ЬИЬ.йн . ",1»р

Н ASTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ. (21) 3595893/24-24 . (22) 25.05.83 (46) .07.06.85. Бюл. Р 21 (72) А.И. Водяхо, В.Г. Лукоянычев, Д.В.Пузанков, В.Б.Смолов н В.В,Шаляпин (71) Ленинградский ордена Ленина электротехнический институт им.

В. И Ульянова (Ленина) (53) 681. 325 (088. 8) (56) 1. Патент США Ф 3813528, кл. 235-152, опублик, 1978.

2. Авторское свидетельство СССР

N - 734705, кл. С 06 F 15/31, 1978 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ

ЭЛЕМЕНТАРНЫХ ФУНКЦИЙ, содержащее арифметический блок и блок управления, причем арифметический блок содержит три дешифратора, восемь коммутаторов, три умножителя, два сумматора, основной и дополнительный блоки памяти, счетчик порядка, вспомогательный регистр, входной регистр, сдвигатель и регистр, функции, причем выход вспомогательного регистра соединен с информационным входом первого деши-. фратора и первым информационным вхо1 дом первого коммутатора, второи и третий информационные входы которого соединены соответственно с выходом первого дешифратора и входом мантиссы аргУмента устройства, вход порядка аргумента которого соединен с .информационным входом счетчика порядка, выход которого соединен с управляющим входом сдвигателя, информационный вход которого соединен с выходом входного регистра, информационным входом вспомогательного регистра,,,SU, „1160429. А первыми информационными входами первого умножителя, коммутаторов с второго по четвертый и с входом второго дешифратора, выход первого коммутатора соединен с информационным входом входного регистра, выходы старших и младших разрядов сдвигателя соединены соответственно с первьМ и вторым информационными входами первого сумматора, выход старших разрядов сдвигателя и выход первого сумматора соединены соответственно с первым и вторым информационными входами третьего дешифратора, выход которого соединен с адресным входом основного блока памяти, выход третьего коммутатора соединен с вторым . информационным входом первого умножи теля, выход которого соединен с четвертым информационным входом первого, вторым информационным входом второго и первыми информационньМи входами с пятого по шестой коммутаторов, выход второго коммутатора соединен с первым информационным входом второго умножителя, выход которого соединен с вторыми управляющими входами шестого и пятого коммутаторов, выходы которых .соединены с первыми информационными входами соответственно третьего умножителя и второго сумматора, вторые информационные входы которых соединены с выходами соответственно седьмого и четвертого коммутаторов, выход третьего умножителя соединен с третьим информацион-..ным входом пятого коммутатора, выход второго сумматора соединен с информационным входом регистра функции, вторый информационным входом третье-: го и пятым информационныМ входом

11 первого коммутатора, выходы входного регистра и счетчика порядка соединены с первым и вторым информационными входами восьмого коммутатора, выход которого соединен с адресным входом дополнительного блока памяти, выход которого соединен с вторым и третьим информационными входами соответственно четвертого и третьего коммутаторов, третий и четвертый информационные входы которого соединены с выходом основного блока памяти и вторым информационным входом седьмого коммутатора, выход регистра функции соединен с выходом устройства, блок управления содержит распределитель импульсов, шифратор, дешифратор циклов и дешифратор признаков, первый и второй входы которого соединены с выходами соответственно счетчика порядка и входного регистра, выходы с первого по десятый дешифратора признаков соединены с управляющими входами с первого по восьмой коммутаторов, первого дешифратора и второго дешифратора соответственно, выходы распределителя импульсов соединены с первой группой входов шифратора, выход которого соединен с входом дешифратора циклов, выходы с первого по одиннадцатый которого соединены с управляющими входами соответственно вспомогательного регистра, входного регистра, счетчика порядка, с первого по второй сумматоров, 60429 .с первого по третий умножителей, основного и дополнительного блоков памяти и регистра функции, входы второй и третьей групп шифратора соединены с выходами соответственно второго дешифратора и сдвигателя, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности вы— числений, в него введены сумматор контроля, дешифраторы ошибки и контроля, счетчик ошибок и триггер ошибки, причем выход сумматора контроля соединен с входом дешифратора контроля, выход счетчика ошибок соединен с входом дешифратора ошибки, причем в арифметический блок введен девятый коммутатор, первый и второй информационные входы которого соединены с выходами соответственно основного блока памяти и сумматора контроля, первый информационный вход которого соединен с выходами второго и третьего умножителей и основного блока памяти, второй информационный вход и управляющий вход сумматора контроля соединены соответственно с выходом регистра функции и двенадцатым выходом дешифратора циклов, выход шифратора соединен с входом счетчика ошибок и входом триггера ошибки, выход которого соединен с выходом сигнала неисправности устройства, выход дешифратора ошибки соединен с пятым входом шифратора.

Изобретение относится к вычислительной технике и может быть использовано в составе неоднородных. вычислительных систем высокой производительности в качестве специализированного процессора для вычисления элементарных функций е", pn x, sin x.

Известен специализированный процессор для вычисления элементарных функций (цифровой интерполятор высокого порядка), в котором используется разложение элементарных функций в степенной ряд. Указанное устройство содержит входной регистр, на пер-. вую группу входов которого подается аргумент, первая группа выходов входного регистра связана с первой группой входов. множительного устройства, вторая группа выходов входного регистра связана с входами постоянного запоминающего устройства (ПЗУ), в котором хранятся значения узловых точек функции, сумматор, первая группа входов Которого связана с выхода1О ми множительного устройства, вторая группа входов множительного устройства связана с входами второй группы вентилей, выходы сумматора соединены с первой группой входов регистра д функций, выходы ПЗУ связаны с входами второй группы вентилей, регистр з 1160 функции, выходы которого соединены с первой группой входов первой группы вентилей, с второй группой входов выходного буфера, выходной буфер, выход которого соединен с входом ЦВМ, Э блока управления, выходы которого связаны с входами регистра функции, первой, второй группы вентилей, входного регистра и выходного буфера (1 ).

Недостатком этого специализированного процессора. является низкое.— быстродействие, поскольку вычисление степенного многочлена ведется по схеме Горнера, т.е. последовательно.

13

Наиболее близким по технической сущности к изобретению является специализированный процессор, содержащий входной регистр, первое множительное устройство, первый сумматор, основную память, регистр. функций, 20 счетчик порядка, вспомогательный регистр, дешифраторы, сдвигатель, второй сумматор, второе множительное устройство, третье множительное устройство, дополнительную память, причем первый выход первого сумматора соединен с первым входом регистра функции, второй вход которого подключен к пер-, вому выходу блока управления, первый вход счетчика порядка соединен с вхо- З0 дом процессора, первый выход входного регистра соединен с первым входом первого множительного устройства, первый выход которого соединен с пер1 вым входом сумматора, второй вход 35 которого подключен к первому выходу основной памяти, вход процессора соединен с первым входом входного регистра, второй вход которого под-.. ключен к второму выходу блока управ- « ления, третий выход блока управления соединен с третьим входом первого сумматора, четвертый и пятый выход— соответственно с первыми входами основной и дополнительной памяти, шес- 4> той, седьмой и восьмой выходы соответственно с первыми входами второго и третьего множительного устройства и с вторым входом первого множительного уСтройства, девятый и десятый выходы — соответственно с первыми входами второго сумматора и первого коммутатора, одиннадцатый выход,соединен с первым входом вспомогательного регистра, двенадцатый выход . ,устройства с вторым входом счетчика порядка, первый выход кото рого соединен с первым входом блока

429 4 управления, второй выход счетчика порядка соединен с вторым входом дополнительной памяти, третий вход которого подключен к второму выходу входного регистра, третий выход счетчика порядка соединен с первым входом сдвигателя, первый выход котороro соединен с вторыми входами первого коммутатора и второго сумматора, выход которого соединен с третьим входом первого коммутатора, выход первого коммутатора подключен к второму входу основной памяти, второй, третий и четвертый выходы которой соединены соответственно с третьим входом первого множительного устройства и вторыми входами второго и третьего множительных устройств, выход вспомогательного регистра соединен через второй коммутатор с третьим входом входного регистра и непосредственно с четвертым входом входного регистра, выход которого подключен через третий коммутатор к второму входу блока управления, четвертый выход входного регистра соединен с вторым входом сдвиг ателя, второй выход которого подключен к третьим входам второго сумматора и блока управления, четвертый выход входного регистра соединен с вторым входом вспомогательного регистра, первый выход входного регистра соединен с четвертым входом первого сумматора, пятый и шестой выходы которого соединены соответственно с выходами второго и третьего множительных устройств, третьи входы которых соединены соответственно с вторым и третьим выходами первого множитель ного устройства, первый и второй выходы дополнительной памяти соединены соответственно с четвертым входом первого множительного устройства и с седьмым входом первого сумматора, второй выход которого подключен к пятому входу первого множительного устройства, четвертый выход которого соединен с пятым входом регистра, вход-выход которого подключен к выходу-входу первого сумматора, выход регистра функций соединен с выходом процессора $23.

Недостатком известного процессора является относительно низкая достоверность результатов вычисления, по скольку общий объем оборудования, .входящего в состав процессора, достигает нескольких тысяч корпусов инте429

3 1160 гральных микросхем большой и средней степени интеграции. Положение усугубляется тем, что эмиттерно-связанная логика, на которой реализуются современные высокопроизводительные ЦВМ, 5 обладает низкой помехозащищенностью.

Поэтому вероятность сбоя в устройстве, в состав которого входят несколько тысяч микросхем эмиттерно-связанной логики, оказывается достаточно 10 высокой. В ряде применений, например при работе вычислительной системы в контуре управления, ошибка может привести к катастрофическим последствиям. 15

Контроль достоверности функционирования памяти и пересылок не представляет сложности и может быть выполнен с использованием контрольных

O сумм, Контроль достоверности функцио- 20 нирования арифметики с плавающей запятой представляет существенные трудности, поскольку усечение младших разрядов произведений не позволяет использовать в качестве конт- 25 рольных операций над остатками.

Цель изобретения — повышение достоверности вычислений.

Ф

Поставленная цель достигается тем, что в устройство для вычисления ЗО элементарных функций, содержащее арифметический блок и блок управления, причем арифметический блок содержит три дешифратора, восемь коммутаторов, три умножителя, два сумматора, основной и дополнительный блоки памяти, счетчик порядка, вспомогательный регистр, входной регистр; сдвигатель и регистр функции, причем выход вспомогательного регистра сое- 4р динен с информационным входом первого дешифратора и первым информационным входом первого коммутатора, второй и третий информационные входы которого соединены соответственно 4 с выходом первого дешифратора и входом мантиссы аргумента устройства, вход порядка аргумента которого соединен с информационным входом счетчика порядка, выход которого соеди- gg нен с управляющим входом сдвигателя, информационный вход которого соединен с выходом входного регистра, информационным входом вспомогательрого регистра, первыми информационными входами первого умножителя, коммутаторов с второго по четвертыми, и с входом второго дешифратора, выход первого коммутатора соединен с информационным входом входного регистра, выходы старших и младших разрядов сдвигателя соединены соот-. ветственно с первым и вторым информационными входами первого сумматора, выход старших разрядов сдвигателя и выход первого сумматора соединены соответственно с первым и вторым информационными входами третьего дешифратора, выход которого соединен с адресным входом основного блока памяти, выход третьего коммутатора соединен с вторым информационным входом первого умножителя, выход которого соединен с четвертым информационным входом первого, вторым, информационным входом второго и первыми информационными входами с пятого и по шестой коммутаторов, выход вто-. рого коммутатора соединен с первым информационным входом второго умножителя, выход которого соединен с вторыми управляющими входами шестого и пятого коммутаторов, выходы которых соединены с первыми информационными входами соответственно третьего умножителя и второго сумматора, вторые информационные входы которых соединены с выходами соответственно седьмого и четвертоFO коммутаторов, выход третьего умножителя соединен с третьим информационным входом пятого коммутатора, выход второго сумматора соединен с информационным входом регистра функции, вторым информационным входом третьего и пятым информационным входом первого коммутатора, выходы входного регистра и счетчика порядка соединены с первым и вторым информационными входами восьмоro коммутатора, выход которого соединен с адресным входом дополнительного блока памяти, выход которого соединен с вторым и третьим информационными входами соответственно четвертого и третьего коммутато" ров, третий и четвертый информационные входы которого соединены с выходом основного блока памяти и вторым информационным входом седьмого коммутатора, выход регистра функции соединен с выходом устройства, блок управления содержит распределитель импульсов, шифратор, дешифратор циклов и дешифратор признаков, первый и второй входы которого соединены с выходами соответственно счетчика

1160429 порядка и входного регистра, выходы с первого по десятый дешифратора признаков соединены с управляющими входами с первого по восьмой коммутаторов, первого и второго дешифраторов соответственно, выходы распределителя импульсов соединены с первой группой входов шифратора, выход которого соединен с входом дешифратора циклов, выходы с первого по один- !О надцатый которого соединены с управляющими входами соответственно вспомогательного регистра, входного регистра, счетчика порядка, с первого по второй сумматоров, с первого по 1 третий умножителей, основного и дополнительного блоков памяти и регистра функции, входы второй и третьей групп шифратора соединены с выходами соответственно второго дешифрато- щ ра и сдвигателя, дополнительно введены сумматор контроля, дешифраторы ошибки и контроля, счетчик ошибок и триггер ошибки, причем выход сумматора контроля соединен с входом де- .25 шифратора контроля, выход счетчика ошибок соединен с входом дешифратора ошибки, причем в арифметический блок введен девятый коммутатор, первый и второй информационные входы которого соединены с выходами соответственно основного блока памяти и сумматора контроля, первый информационный вход которого соединен с выходами второго и третьего умножителей и основного блока памяти, второй

3S информационный вход и управляющий вход сумматора контроля соединены соответственно с выходом регистра функции и двенадцатым выходом дешифратора циклов, выход шифратора. соединен с входом счетчика ошибок и входом триггера ошибки, выход которого соединен с выходом сигнала неисправности устройства, выход дешифратора ошибки соединен с пятым входом шифратора.

На фиг. 1 дана блок-схема устройства; на фиг. 2 — схема арифметического блока; на фиг. 3 — блок-схе- SO ма блока управления.

Устройство содержит арифметический блок 1, блок 2 управления, счетчик 3 ошибок, дешифратор 4 ошибок, сумматор 5 контроля, дешифратор 6 у контроля, триггер 7 ошибки.

Арифметический блок содержит счетчик 8 порядка, вспомогательный регистр 9, дешифратор 1О, входной регистр 11, дешифратор 12, сдвигатель 13, сумматор 14, дешифратор 15, умножители 16-18, основной блок 19 памяти, сумматор 20, дополнительный блок 21 памяти, регистр 22 функции, коммутаторы 23-31, входы 32 и 33.

Блок управления содержит распределитель 34 импульсов, шифратор 35, дешифратор 36 циклов, дешифратор 37 признаков.

Процесс вычисления элементарной функции разбивается на два этапа: приведение к интервалу (0,1 ) и вычисление многочлена. Причем способ приведения к интервалу различен для разных функций.

Для функции е приведение к интервалу осуществляется следующим образом. Функция представляется в виде х 9ni х x-e»t x

e=e >е где e . — функция от целой части

e»t х аргумента; х-е> 1 к — функция от дробной части.

Действия по приведению аргумента выполняются при поступлении в арифметический блок 1 на входной регистр 11 мантиссы М„ и кода порядка Р на счетчик 8 порядка, одновременно в блок 2 управления поступает код функции, обеспечивающий настройку блока на соответствующий алгоритм функционирования. Приведение к интервалу сводится к сдвигу мантиссы вправо или влево и соответственно прибавлению. или вычитанию единицы из величины порядка. Для повышения быстродействия сдвиги выполняются не последовательно во входном регистре 11, а с использованием вспомогательного регистра 9 и дешифратора 10, управляемых блоком 2 управления. Сдвиг .аргумента продолжается до равенства порядка нулю. Затем из дополнительного постоянного блока 21 памяти выбирается значение е, причем в качестве адреса используется величина ent X.

Рассмотрим приведение к интервалу функции Pr к. Пусть аргумент задается выраже н ием х=М 2 ", х где М„- мантисса;

Р— порядок, тогда Р» x=PnM„+P„Cn2.

Если логарифм представить в виде;

On(1+ z), где 0(z(1, то можно записать

On M „= Иа (1+г) . где я=Му -1, à M» - нормализованная мантисса.

Таким образом

te х « in(g g ") P„Ро 2=РпМ -Мйп2 ° Р„Яь =

l0

=Е<1+2) () „-kjЕпг (2) где Р -k — код, содержащийся на счетчике 8 порядка.

Действия по вычислению функции начинаются с анализа знак мантиссы.

- При отрицательном аргументе формируется сигнал невозможности вычисления.

При положительном значении мантиссы аргумент сдвигается влево до появления единицы в старшем разряде; для одновременного анализа нескольких разрядов мантиссы введен дешифратор 12. Сдвиги выполняются аналогично рассмотоенному выше случаю для функции С" . Порядок изменяется пропорционально количеству сдвигов. Для получения дробной части величины еn(1+z) содержимое входного регистра 11 сдвигается влево на первый разряд без изменения значения порядка.

Формирование адреса основного блока 19 памяти устройства выполняется аналогично рассмотренному выше случаю функции е" .

Величина (Р„-к) имеет небольшую разрядность и умножение величины (Р„ -к) на 0л 2 выполняется в постоянном запоминающем устройстве 21.

Блок 21 памяти разделен на две зоны. 40

В первой зоне хранятся значения ! е " ", а во второй — значения (p»-к)

: en г.

Сведение функции sin х к интервалу j0,11 основано на известном соот- 4 ношении

sin х = sin (2TiK+ V ) = Sin М, :где. К -целое число; — переменная в интервале f0, 2ë)

Ю у(-entiei! ) (5)

2Т! б

2Ti х х

Если обозначить (. = =- е 1 г

2р 2 где 0(z<1, то два старших разряда величины z указывают номер квадранта, Sin 9=51ь2л 2 =sin — Ч

И .r

z где 0(V(1 .

Вычисление sin -v в зависимости от

lI

z квадранта, в котором находится аргумент, вычисляется по формулам

Sin — Ч

2 для 1 квадранта

;„" (.! g для П квадранта

/!

Sin — Ч =

2 для 1И квадранта .

-5„," (1-gj для 1У квадранта . 2

Для функции cos х имеем для квадранта

Sin — (1- V) 2

"э! !i — V

JI

2 для 1! квадранта!!

C6S - ki =

И вЂ” Si n — (1" Ч) 2 для Iil квадранта для !У квадранта

)!

51 n — 1/

Приведение к интервалу тригонометрических функций начинается с умною! жения мантиссы М„на — в гервом умножителе 16, Получейный результат заносится во входной регистр 11, за-. тем, в зависимости от номера квадранта и вида функции (sin х или cos х), иэ ( единицы вычитается величина Мх находящаяся во входном регистре. Для перехода от переменной 1„к переменной У, Мх сдвигается влево на два ! разряда без изменения порядка. Адрес основного блока памяти вычисляется аналогично случаю ). х и (". После формирования адресов блоков 19 и 21 и выборки коэффициентов многочлена начинается процесс собственно вычисления функции. Вычисляемые функции аппроксимируются отрезком ряда Тейлора одинаковой степени. Для формата, принятого в ЕС ЭВМ (56 разрядов мантисса, 7 разрядов порядок) F(x)=O + х („+6 х+Ъ к +Ь х + Ь х+), где F(x) — вычисляемая функция;

"о>--* 1 - коэффициенты многочлена; х — аргумент. ч29

10, в котором находится угол V Представим величину s n9 как

1160429

Параллельно с основным процессом осуществляется вычисление проверочной функции IIO формуле

F"(xi= Ь,i x(S + Ь » + Ь «")., Анализ точности вычисления многочлена, показал, что нет необходимости выполнять операции умножения и сложения с той же точностью, что и представление исходного аргумента.

Расчеты показали, что для достиже- !О ния точности программной реализации достаточно использовать первое множительное устройство 16-56-разрядное„ второе 17-48-разрядное, третье 18-16разрядное (для формата принятого в ЕС ЭВМ). Множительные устройства построены на основе БИС умножителей

8х8. Подобные БИС серийно выпускают-. ся рядом зарубежных фирм и освоены отечественной промышленностью. Для ро выполнения полноразрядного умножения (56 разрядов) необходимо семь тактов, так как эа один такт происходит перемножение 56 разрядов множи12 мого и 8 разрядов множителя. Второй и третий умножители выполняют операцию умножения за 6 и 2 такта соответственно, Блок 2 управления (фиг. 3) содержит распределитель 34 импульсов, включающий регистр, шифратор 35 сигналов распределителя 34, дешифратор 36 циклов при работе множительных устройств, включающий первый счетчик, второй счетчик, третий счетчик, дешифратор 37 признака, включающий дешифратор признака функции. Счетчики необходимы для форми-. рования сигналов работы первого, второго, третьего умножителей соответственно.

Использование предлагаемого Устройства особенно эффективно в тех случаях, когда при работе в контуре управления грубая ошибка в результатах вычислений, вызванная случайным сбоем или неисправностью, может привести ккатастрофическим результатам .

1160429

1160429

Составитель А.Зорин

Редактор Г.Волкова ТехредЖ.Кастелевич Корректор П.Пожо

Заказ 3780/47 Тираж 710 Подписное

BHHHfIH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г.ужгород, ул.Проектная, 4