Устройство для вычисления элементарных функций

 

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭЛЕМЕНТАРНЫХ ФУНКЦИЙ, содержащее два коммутатора, входной и выходной регистры, матричный умножитель, . накапливающий сумматор, сдвигатель мантиссы, счетчик порядка, первый блок памяти и блок управления, содержащий сдвиговый регистр, дешифратор циклов, дешифратор признака, распределитель импульсов и элемент ИЛИ, входы которого соединены с выходом разрядов сдвигового регистра и входом распределителя импульсов, выход .которого соединен с входом дешифратора циклов, выходы с первого по третий которого соединены с управляющими входами соответственно накапливающего сумматора, входного регистра и счетчика порядка выход которого соединен с информационным входом сдвигового регистра и управляющим входом сдвигателя мантиссы, информационный вход кото .рого соединен с выходом входного регистра, информационный вход которого соединен с выходом первого коммутатора , первый и второй информационные входы которого соединены соответственно с входом аргумента устройства и выходом накапливающего сумматора, первый информационный вход которого соединен с выходом второго комм5п:атора, первый и второй информационные входа которого соединены с выходами соответственно первого блока памяти и матричного умножителя , выход выходного регистра соединен с входом функции устройства, отличающее ся тем, что, с целью повышения быстродействия, в него введены регистр функции, регистр множимого, регистр множитепя, мультиплексор сдвигатель множи (Л теля и с второго по седьмой блоки . памяти, причем в блок.управления введен шифратор режима, вход которого соединен с выходом сдвигового регистра, выходы с первого по седьмой шифратора режима соединены с управляющими входами соответственно а с первого по седьмой блоков памяти, выход элемента ШШ соединен с выходом о сигнала конца преобразования устрой4: СЛ 4 ства, вход задания функции которого соединен с информационным входом регистра функции, выход которого соединен с первыми адресными входами с второго по шестой блоков памяти, вторые адресные входы которых соединены с выходом сдвигателя мантиссы, выход входного регистра соединен. с информационными входами счетчика порядка, регистра множимого и сдвигового регистра и .ад ;реснь1м. входом седьмого блока памяти, выход которого соединен с первым информационным входом мультиплексора,второй и тре

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

А (19) ЪФ (11) !

4(5() С 06 F 15 31

4Я М Ф Ъ

М

".7м-

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ. (21) 3595880/24-24 (22) 25.05.83 (46) 07.06.85. Бюл. Ф 21 (72) А.И.Водяхо, В.Г.Лукоянычев, Д.В.Пузанков и В.В.Шаляпин * (71) Ленинградский ордена Ленина. электротехнический институт им. В.И.Ульянова (Ленина) (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

У 734705, кл. G 06 F 15/31, 1978.

2. Авторское свидетельство СССР

В 723581, кл. С 06 F 15/31, 1978 (прототип). (54) (57) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ

3JIEMEHTAPHblX ФУНКЦИЙ, содержащее два коммутатора, входной и выходной регистры, матричный умножитель, . накапливающий сумматор, сдвигатель мантиссы, счетчик порядка, первый блок памяти и блок управления, содержащий сдвиговый регистр, дешифратор циклов, дешифратор признака, распределитель импульсов и элемент ИЛИ, входы которого соединены с выходом разрядов спвигового регистра и входом распределителя импульсов, выход .которого соединен с входом дешифратора циклов, выходы с первого по третий которого соединены с управляющими входами соответственно накапливающего сумматора, входного регистра н счетчика порядка выход которого соединен с информаци-, онным входом сдвигового регистра и управляющим входом сдвигателя мантиссы, информационный вход которого соединен с выходом входного регистра, информационный вход которого соединен с выходом первого коммутатора, первый и второй информационные входы которого соединены соответственно с входом аргумента устройства и выходом накапливающего сумматора, первый информационный вход которого соединен с выходом второго коммутатора, первый и второй информационные входы которого соединены с выходами соответственно первого блока памяти и матричного умножителя, выход выходного регистра соединен с входом функции устройства о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены регистр функции, регистр множимого, регистр множите- ля, мультиплексор, сдвигатель множителя и с второго по седьмой блоки памяти, причем в блок. управления введен шифратор режима, вход которого соединен с выходом сдвигового регистра, выходы с первого по седьмой шифратора режима соединены с управляющими входами соответственно с первого по седьмой блоков памяти, выход элемента ИЛИ соединен с выходом сигнала конца преобразования устройства, вход задания функции которого соединен с информационным входом регистра функции, выход которого соединен с первыми адресными входами с второго по шестой блоков памяти, вторые адресные входы которых соединены с выходом сдвигателя мантиссы, выход входного регистра соединен. с информационными входами счетчика

1 порядка, регистра множимого и сдвигового регистра и .адресным входом седьмого блока памяти, выход которого соединен с первым информационным входом мультиплексора, второй н тре1160454 тий информационные входы которого соединены с выходами соответственно второго блока памяти и накапливающего сумматора, выход которого соедйнен с информационным входом выходного регистра, выход счетчика порядка. соединен с адресным входом первого блока памяти, четвертый выход дешифратора циклов соединен с управляющим входом регистра функции, выход которого соединен с первым входом дешифратора признака, второй вход которого соединен с выходом входного регистра, управляющие входы регистра множителя, регистра множимого, сдвигателя множителя и иульИзобретение относится к вычислительной технике и может быть использовано в качестве периферийного процессора высокопроизводительных ЦВМ общего назначения для вычисления основных элементарных функций.

Известен специализированный процессор, содержащий входной регистр, первое множительное устройство, первый сумматор, основную память, регистр функции,. счетчик порядка, вспомогательный регистр, дешифраторы, сдвигатель, второй сумматор, второе и третье множительные устройства, дополнительную память. Первый выход сумматора соединен с первым выходом регистра функции, второй вход которого подключен к первому выходу блока управления. Первый вход счетчика порядка соединен с входом процессора, первый выход входного регистра — с первым входом первого множительного устройства, первый выход которого соединен с первым входом первого сумматора. Второй вход процессора соединен с первым входом входного регистра, второй вход которого подключен к второму выходу блока управления. Третий выход блока управления соединен с третьим входом первого сумматора, четвертый и пятый выходы — соответственно с первыми входами основной и дополнительной памяти, шестой, седьмой и восьмой типлексора соединены с выходами соответственно с первого по четвертый дешифратора признака, тактовый вход регистра сдвига соединен с тактовым входом устройства, выходы блоков памяти с третьего по шестой подключены к второму информационному входу накапливающего сумматора, выход мультиплексора подключен к информационному входу регистра множителя, выход которого соецинен с информационным входом сдвигателя множителя, выход которого соединен с первым входом матричного умножителя, второй вход которого соединен с выходом регистра множимого. выходы — соответственно с первыми .входами второго и третьего множительных устройств и вторым входом первого множительного устройства, девятый

S и десятый — соответственно с первыми входами второго сумматора и третьего дешифратора, одиннадцатый — спервым входом вспомогательного регнстра, двенадцатый — с вторым входом

1п счетчика порядка, первый выход которого соединен с первым входом блока управления. Второй выход счетчика порядка соединен с вторым входом дополнительной памяти, третий вход

1 которой подключен к второму выходу входного регистра. Третий выход счетчика порядка соединен с первым входом сдвигателя, первый выход которого соединен с вторыми входами

2О третьего дешифратора и второго сумматора, выход которого соединен с третьим входом третьего дешифратора. Выход третьего дешифратора подключен к второму входу основной па 5 .мяти, второй, третий и четвертый выходы которой соединены соответственно с третьим входом первого множительного устройства н вторыми входами второго и третьего множи30 тельных устройств. Выход вспомога-. тельного регистра соединен через первый дешифратор с третьим входом входного регистра и непосредственно с четвертым входом входного регистра, третий выход которого подключен

3 1160454 4 через второй дешифратор к второму входу блока управления. Четвертый выход входного регистра соединен с вторым входом сдвигателя, второй выход которого подключен к третьим входам второго сумматора и блока управления, а пятый выход входного регистра соединен с вторым входом ,!вспомогательного регистра. Первый .;выход входного регистра соединен 1п . с четвертым входом первого сумматора, пятый и шестой входы которого соединены соответственно с выходами ,.второго и третьего множительных устройств, третьи входы которых

15 соединены соответственно с вторым и третьим выходами первого множительного устройства. Первый и второй выходы дополнительной памяти соединены соответственно с четвертым вхо- дом первого множительного устройства и с седьмым входом первого сумматора, второй выход которого подключен к пятому входу первого множительного устройства, четвертый выход которого соединен с пятым входом входного регистра, вход-выход которого подключен к выходу первого сумматора, выход регистра функции соединен с выходом процессора «1 ).

Недостатком данного устройства является его сложность.

Наиболее близким к изобретению по технической сущности является специализированный процессор, содер- З5 жащий входной регистр, выход которого соединен с входом блока умножителя и входом сумматора. Выход сумматора подключен к. входу регистра функции, выход которого с оединен с входом выходного регистра и входами элементов И группы, выходы которых подключены к входу блока умножения.

Выход блока умножения соединен с входом сумматора, вход которого подключен к выходам элементов И второй группы, входы которых подключены к выходу постоянного запоминающего устройства. Выход блока управления подключен к входу выходного регистра и входам элементов И первой группы. Выходы блока управления соединены соответственно с входом регистра функции и с входами элементов И второй групы. Выход счетчика порядка . 55 подключен к входу блока умножения, .выход блока умножения соединен с входом входного регистра, выход которого подключен к входу сдвигателя, а вход последнего. соединен. с входом постоянного запоминающего устройства. Выход входного регистра подключен к входу запоминающего устройства, выход которого соединен с входом блока умножения. Выход входного регистра подключен к входу блока управления, выход которого соединен с входом счетчика порядка. Выход последнего подключен к входу сдвигателя и входу блока управления, выход сумматора соединен с входом входного регистра. Вход счетчика порядка и вход входного регистра подключены к входам процессора, к выходу которого подключен выход выходного регистра С2 3.

Недостатком известного устройства является низкое быстродействие.

Цель изобретения — повышение быстродействия.

Поставленная цель достигается тем, что в устройство для вычисления элементарных функций, содержащее два коммутатора, входной и выходной регистры, матричный умножитель, накапливающий сумматор, сдвигатель мантиссы, счетчик порядка, первый блок haмяти и блок управления, содержащий сдвиговый регистр, дешифратор циклов, дешифратор признака, распределитель импульсов и элемент ИЛИ, входы котоФ рого соединены с выходом разрядов сдвигового регистра и входом распределителя импульсов, выход которого соединен с. входом дешифратора циклов, выходы с первого по третий которого соединены с управляющими входами соответственно накапливающего сумматора, входного регистра и счетчика порядка, выход которого соединен с информационным входом сдвигового регистра и управляющим входом сдвигателя мантиссы, информационный вход которого соединен с выходом входного регистра, информационный вход которого соединен с выходом первого коммутатора, первый и второй информационные входы которого соединены соответственно с входом аргумента устройства и выходом накапливающего сумматора, первый информационный вход которого соединен с выходом второго коммутатора, первый и второй информационные входы которого соединены с выходами соответственно первого блока памяти и матричного умножителя, выход выходного регистра соединен

1160454 с входом функции устройства, введены регистр функции, регистр множимого, регистр множителя, мультиплексор, сдвигатель множителя и с второго по седьмой блока памяти, причем 3 в блок управления .введен шифратор режима, вход которого соединен с выходом сдвигового регистра, выходы с первого по седьмой шифратора режима соединены с управляющими входами t0 соответственно с первого о седьмой блоков памяти, выход элемента ИЛИ соединен с выходом сигнала конца преобразования устройства, вход задания функции которого соединен с информационным входом регистра функции, выход которого соединен с первыми адресными входами c второго по iaecтой блоков памяти, вторые адресные входы которых соединены с выходом 20 двигателя мантиссы, выход входного регистра соединен с информационными входами счетчика порядка, регистра множнмого и сдвигового регистра и адресным входом седьмого блока памя- 2$ .ти, выход которого соединен с первым информационным входом мультиплексора, второй и третий информационные. входы которого соединены с выходами соот-,,ветственно второго блока памяти и на- 30 капливающего сумматора, выход кото-рого соединен с информационным входом выходного регистра, выход счетчика порядка соединен с адресным входом первого блока памяти, четвертый 35 выход дешифратора циклов соединен

;с управляющим входом регистра функции, выход которого соединен с первым входом дешифратора признака, второй вход которого соединен с выхо40 дом входного регистра, управляющие входы регистра множителя, регистра множнмо ro, сдвигателя множителя и мультиплексора соединены с выходами соответственно с первого по четвертый дешифратора признака,.тактовый вход регистра сдвига соединен с тактовым входом устройства, выходы блоков памяти с третьего по шестой подключены к второму информационному входу накапливающего сумматора, выход мультиплексора подключен к информационному входу регистра множителя, выход которого соединен с информационным входом сдвигателя множителя, выход которого соединен с пер.-вым входом матричного умножителя, второй вход которого соединен с выходом регистра множимого.

На фиг. 1 представлена блок-схема устройства; на фиг. 2. н 3 — конструкция блока управления.

Устройство содержит входной регистр 1, регистр 2 функции, счетчик 3 порядка, сдвигатель 4 мантиссы, блоки 5 — 11 памяти, матричный умножитель 12, регистр 13 множимого, регистр 14 множителя, мультиплексор 15 накапливающий сумматор 16, выходной регистр 17, блок 18 управления, сдвигатель 19 множителя, коммутаторы 20-21.

Блок управления содержит сдвиговый регистр 22, шифратор 23 режима, распределитель 24 импульсов, дешифратор 25 циклов, дешифратор 26 признака, элемент ИЛИ 27.

Устройство работает следующим образом.

На входной регистр 1 заносится код,аргумента, а на регистр 2 функции — код функции. Вычисление функции разбивается на два этапа: этап предварительной обработки и вычисление полинома интерполяции. Алгоритмы предварйтельной обработки основаны на известных из математики соотношениях и различны для различных функций.

Сущность предварительной обработки сводится к приведению функции к интервалу (0,1) и преобразованию в формат с фиксированной запятой.

Пусть представление чисел находится в диапазоне +(2 + 2+ ). Тогда для функции " диапазону изменения аргумента соответствуют три области изменения функции

Этим трем областям можно соотнести два интервала изменения аргумента

1х1>й I.„2 для 1 и 3 области х= (2)

1x1CN1 2 для 2 области

При 1х1ЪИЬ„2, в зависимости от знака х, процессор генерирует либо со, либо О. Вычисления производятся только для второй области изменения функции. Максимальный порядок аргумента при этом

1160454

1О

I 1 I IT. Г I I I

Разряды входного регистра 1 на выходе сдвигателя 4

Значение трех последних разрядов счетчика порядка

1 2. 3 4 .5 6 7 8 9 10

000

+ + + + + + + + +

001 010

+ + + + + + +

011

100

Ф + + + + +

101

+ + + + +

110

П р и и е ч а н и е. Знак "+" означает наличие на выходе сдвигателя 4 значения К-ro разряда входного регистра 1. Код, получаемый на входах сдвигателя 4, передается в блоки 6 — 10 памяти. где М„- мантисса аргумента;

Є— порядок аргумента. -=Р»= 1.о Й= .о 2Г6.=8 . (З)

Для вычисления функции е" в указанном диапазоне необходимо выделить целую часть аргумента, вычислить 5 функции от обеих частей аргумента и затем перемножить полученные значения х В Ф х хек к е=е е С+)

ent x гдеЕ - функция от целой части аргумента; е — функция от дробной части аргумента.

Действия по приведению аргумента к интервалу (О, 1) начинаются после поступления на входной регистр 1 мантиссы аргумента (И„) и порядка аргумента (Р„). Если,йорядок аргу.-.. мента не равен нулю, то в зависимости от знака порядка алгоритм, приведения к интервалу разделяется на две ветви. Пусть знак порядка аргумента 0, тогда при Рх> 8 формируется сигнал е"=о, если Р <8, то мантисса аргумента сдвигается влево 2 с одновременным вычитанием единицы иэ величины порядка. Сдвиг мантиссы продолжается до равенства порядка аргумента нулю. Разряды мантиссы, соответствующие целой части аргумента, проверяется затем на равенство нулю и передаются в блок 5 памяти, где.хранятся величины ее" " . При

Р„(0 необходимый сдвиг всей мантиссы аргумента вправо не происходит, а с помощью сдвигателя 4 вправо сдвигаются лишь разряды, составляющие старшую часть мантиссы (S разрядов).

Величина сдвига зависит от величины порядка аргумента, но не больше 8.

Таблица поясняет работу сдвигателя 4. для 510, управляемого тремя последними разрядами счетчика 3.

Функция х °

Приведение к интервалу (0,1) аргу- мента функции „„ х основано на следующем. Пусть аргумент задается выражением х*Мх2 ", (5) Логарифмируя равенство (5), получим

116045 (6}

Сведение аргумента функции sin х 4{! к интервалу (0,1) основано на соотношении

Sin Х =51Ь(2ЛК+ 2)= Sing (И} где К вЂ” целое число; ч2 — переменная в интервале 0,2Ji, iI= =2/<(entier ) . (22!

237{К-eh iev к} «(x

25 4н

Обозначим Z= -еМ2ег

2л Ю где 0(z«. Два сташих разряда величиm z указывают номер квадранта, в котором находится уголь .

Представим величину siIIЧ как

sin Y = sin 2Т(2 = 5{II v {13) где 04Ч(1.

II

Ъ

Вычисление 52й — Ч в зависимости

Lh Х = 1. П М, + Р„). и 2 .

Имеет место равенство

{

2 !О

Сдвиг выполняется до первой ситуа-, ции, -при которой перед занятой устанавливается единица, т.е. можно запи.сать .

Мх™к 2 (9) где К - число сдвигов до получения !

5 кода (8) °

Таким образом

Inn=Le {Ale 2 )rPeLn2 =In en„-PLn2r

+ Р» Ln 2" Ln ({+Д}+ ф, -К},222 (!о) 2!! где (Рк-К) — код, содержащийся на счетчике 3 порядка.

Действия по вычислению функции начинаются с анализа знака мантиссы.

Ф

При отрицательном аргументе форми руется сигнал "вычисление невозможно"

Если знак мантиссы положительный, то аргумент сдвигается влево до появления в старшем разряде входного регистра 1 единицы. Порядок аргумента 30 изменяется пропорционально количеству сдвигов. Затеи, для получения дробной части величины Ьн(1+z) содержимое

4ходного регистра сдвигается еще раз влево.. Величина (Р! -К) передаетсяр5 в блок 11 памяти, где хранится произведение (Рх-К) Lh 2. функция Мп х. от квадранта, в котором находится аргумент, выполняется по формулам

Sih — V, TI

2 для 1 квадранта

-522i" (<-V) 2 для П квадранта

sin-V =

JI

- Sih — V. .Т

2 для Ш квадранта

sih — "(1"Ч} для 1У квадранта (а+} для 1 квадранта

- sin — {,1-Y f

SI

2.

У

- Sin — Ч

2 для П квадранта

co$ -V =

5;и >(,1-Y)

sin — V

2 для Ш квадранта для 1У квадранта

{,46 ) Приведение к интервалу (0,1) начинается с умножения мантиссы аргумента

М„на 1/2» в умножителе 12. Полученное произведение записывается во входной регистр 1. Если порядок произведения Рх!60 и Р„ О, то, сдвигая вле-. во содержимое входного регистра 1, добиваются равенства норядка нулю (т.е. получаем переменную z)., В зависимости от номера квадранта и вида функции (sih х или cIIs х) иэ единицы

I вычитается МХ, находящееся в входном регистре 1 (формулы 14 и 16).

Для перехода от переменной Z к переменной Ч, МХ сдвигается влево на два разряда.

Приведение функции Чх к интервалу (0,1) основано на соотношении

P -К

Х! х» Мх2 = ФХ2 " =2 Я+у х

P -к

{,М7) где К вЂ” число сдвигов мантиссы исходного аргумента до первой ситуации, при которой перед запятой устанавливается единица;

Переход к функции cos х осуществляется по формуле

/ cn5 х» sth х+» . {,45)

21

В этом случае формулы вычисления соэ II Ч имеют вид

2, 12

1160454

archy х =

1.1 — величина в интервале (0,1);

Ф+ z — величина, которая аппрокси..-мируется.полиномом 4-й степени;

М вЂ” мантисса результата вычисле2 ниЖ 2 у

P — порядок результата вычислеz ния е

Действия по вычислению Ч„начинаются с анализа знака мантиссы аргумента. 1О

Если знак мантиссы отрицательный, то формируется сигнал "Вычисление невозможно". Если знак мантиссы положительный, то анализируется величина порядка аргумента Р„ . Если Рх =0, то 15 на сдвигателе 4 получается адрес блоков 5 — 10 памяти и начинается вычисление полинома. Если Р„фО, то начинается сдвиг мантиссы аргумента влево с коррекцией порядка до появле- 79 ния в старшем разряде входного регистра 1 единицы и затем еще один сдвиг влево. Далее выполняются действия. как и в предыдущем случае.

Функция arcing х приводится к ин- 2S тервалу.(0,1) на основании формул

Сначала анализируется порядок аргумента Р на равенство нулю. Если

Р„ О, то снова анализируется аргумент. Если P э 1, то выполняется обрах щение аргумента (получение величины

1/х) с использованием умножителя 12 и сумматора 16. Затем формируется адрес блоков 6-10 памяти и начинается вычисление полинома.

4ф

Все вычисляемые функции аппроксимируются полиномом наилучшего приближения. 4-й степени. Полином вычисляется по схеме Горнера

Р(х)=а +х(а„+х(а +х(а +а+х)3, где а, а„,..., а — коэффициенты полинома.

Коэффициенты хранятся: ао — в блоке 7 памяти, а„ - в блоке 8 памяти, а — в блоке 9 памяти, а — в бло-. ке .10 памяти а — в блоке 6 памяти.

После вычисления полинома необходимо выполнить действия .по формулам (4), (10), (17) и (18): для функции

1э — умножение е " " на Р(х); для функции Lnx — сложение Р(х) с (Р„-К)Ln 2; для функции Ч„ сложеРх-К ние порядков — — и Р ; для функции со.с1 х вычитание Р(х) из м/2.

Спецпроцессор предназначен для работы в.составе неоднородных вычислительных систем на базе старших моделей ЕС ЭВМ для вычисления элементарных функций.

Работа спецпроцессора в составе вычислительной системы приводит к повышению ее производительности.

Рост производительности системы в абсолютном исчислении определяется по формуле ел сл умн умн эф эф

I

Рсл T сл Румн Т мн +Рэф Тэф где Р „, Р,„„, Рэф — относительная частота появления операций сложения, умножения вычисления элементарный функций (ЭФ)

45,2Ж ° Р 4»5Ж 1 оставшиеся 10Х приходятся на операторы пересылок, в расчетах они не участвуют, так как в обоих случаях дают одинаковый вклад в производительность

Т „= О, 3 мкс — время выполнения операции сложения;

T q--О,7 мкс — время выполнения операции умножения;

Тэ =40 мкс — время вычисления ЭФ эф для ЭВМ ЕС вЂ” 1065 (среднее); (Т, =4 мкс — время вычисления ЭФ предлагаемым спецпроцессором (среднее).

Подставив приведенные значения в формулу, получим дП 3. Фактически рост производительности системы существенно меньше, так как значительную часть времени (до 507) ЦВМ загружена решением системных задач.

1160454 3160454

pr риг. Я 8 риг. Я иг.

1160454

Составитель А. Зорин

Редактор А.Шишкина Хехред Jl.Èàðòÿøîâà Корректор Г.Решетник

Заказ 3826/49 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5 филиал ППП "Патент", r.Óæãoðoä, ул.Проектная, 4