Устройство для управления доступом к памяти

 

1. УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ДОСТУПОМ К ПАМЯТИ, содержащее блок коммутации, элемент задержки, первый, второй и третий формирователи сигналов, отличаю щ ее с я тем, что, с целью повышения быстродейств т за счет сокращения времени ожид« ия обменов, оно содержит первый и второй блоки контроля , первый и второй блоки анализа , первый, второй, третий и четвертый дешифраторы, первый, второй и третий блоки памяти, первый и второй регистры, первый, второй, третий и четвертый элементы ИЛИ, третьи входы первого и второго дешифраторов , первые входы второго и третьего элементов ИЛИ объединены и являются первым входом устройства, выход второго элемента ИЛИ подключен к третьим входам первого, второго и третьего блоков памяти, выход Т1 етьего элемента ИЛИ подключен к третьему входу четвертого дешифратора , первый вход первого блока контроля является вторым входом устройства, вторые входы первого и второго дешифраторов, вторые входы второго и четвертого элементов ИЛИ объединены и являются третьим входом устройства, выход четвертого элемента ИЛИ подключен к второму входу четвертого дешифратора , первый вход второго блока контроля является четвертым входом устройства первые выходы первого и второго блоков контроля объединены и подключены к первому входу второго формирователя сигналов, вторые выходы первого и второго блоков контроля подключены к первым входам первого и второго блоков анализа соответственно, первый выход первого блока анализа подключен к первому входу первого блока памяти , первый выход которого подключен к второму входу второго формирователя сигналов и третьему входу сл второго блока анализа, первый выход которого подключен к первому входу второго блока памяти, первый выход которого подключен к третьему входу второго формирователя сигналов и третьему входу первого блока анализа, вторые выходы первого и второго блоков анализа, объедиОд нены и подключены к первому входу третьего блока памяти, первый выход ;о которого подключен к первому входу блока коммутации, первый вьрсод кото4 О) рого подключен к первому входу первого регистра, второй выход которого подключен к второму входу блока коммутации и первому входу второго дешифратора , первый выход первого регистра подключен к первому входу первого дешифратора , первый выход второго дешифратора подключен к второму входу второго блока анализа, третьему входу второго регистра, третьему входу первого блока контроля и первому входу первого формирователя сигналов.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

„„Я0„„116194

4(5!1 G 06 F 13/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМ .Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3540214/24-24 (22) 11.01.83 (46) 15.06.85. Бюл. № 22 (72) В.А.Волчатов и И.Н.Карбовский (53) 681 ° 327.21(088,8) (56) Патент Франции ¹ 2123833, кл. С 06 F 15/16, 1974.

Авторское свидетельство СССР № 750490, кл. G 06 F 3/06, 1980, (54)(57) 1, УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ДОСТУПОМ К ПАМЯТИ, содержащее блок коммутации, элемент задержки, первый, второй и третий формирователи сигналов, о т л и ч а ю щ ее с я тем, что, с целью повышения быстродейств за счет сокращения времени ожидания обменов, оно содержит первый и второй блоки контроля, первый и второй блоки анализа, первый, второй, третий и четвертый дешифраторы, первый, второй и третий блоки памяти, первый и второй регистры, первый, второй, третий и четвертый элементы ИЛИ, третьи входы первого и второго дешифраторов, первые входы второго и третьего элементов ИЛИ объединены и являются первым входом устройства, выход второго элемента ИЛИ подключен к третьим входам первого, второго и третьего блоков памяти, выход третьего элемента ИЛИ подключен к третьему входу четвертого дешифратора, первый вход первого блока контроля является вторым входом устройства, вторые входы первого и второго дешифраторов, вторые входы второго и четвертого элементов ИЛИ объединены и являются третьим .входом устройства, выход четвертого элемента ИЛИ подключен к второму входу четвертого дешифратора, первый вход второго блока контроля является четвертым входом устройства„ первые выходы первого и второго блоков контроля объединены и подключены к первому входу второго формирователя сигналов, вторые выходы первого и второго блоков контроля подключены к первым входам первого и второго блоков анализа соответственно, первый выход первого блока анализа подключен к первому входу первого блока памяти, первый выход которого подключен к второму входу второго формирователя сигналов и третьему входу второго блока анализа, первый выход которого подключен к первому входу второго блока памяти, первый выход которого подключен к третье.му входу второго формирователя

: сигналов и третьему входу первого блока анализа, вторые выходы первого и второго блоков анализа. объединены и подключены к первому входу третьего блока памяти, первый выход которого подключен к первому входу блока коммутации, первый выход которого подключен к первому входу первого регистра, второй выход которого подключен к второму входу блока коммутации и первому входу второго дешифратора, первый выход первого регистра подключен к первому входу первого дешифратора, первый выход второго дешифратора подключен к второму входу второго блока анализа, третьему входу второго регистра, третьему входу первого блока контроля и первому входу первого формирователя сигналов, 11 второй выход второго дешифратора подключен к второму входу первого блока анализа, второму входу второго регистра, третьему входу второго блока контроля и второму входу первого формирователя сигналов, первый выход первого дешифратора подключен к первому входу первого блока памяти, второй выход которого подключен к второму входу "третьего формирователя сигналов и первому входу четвертого элемента ИЛИ, второй выход первого дешифратора подключен к первому входу второго блока памяти, второй выход второго блока памяти подключен к третьему входу третьего формирователя сигналов и второму входу третьего элемента ИЛИ, второй выход блока коммутации подключен к первому входу второго регистра, второму входу первого регистра, первому входу третьего формирователя сигналов и входу элемента задержки, первый выход второго регистра подключен к третьему входу третьего дешифратора, второму входу первого блока контроля, третьему входу третьего элемента ИЛИ, и первому входу первого элемента ИЛИ, выход которого подключен к вторым входам первого, второго и третьего блоков памяти, вто61946 рой выход второго регистра подключен к второму входу третьего дешифратора, второму входу второго блока контроля, третьему входу четвертого элемента ИЛИ и второму входу первого элемента ИЛИ, первый выход третьего цешифратора подключен к первому входу первого блока анализа, второй .выход третьего дешифратора подключен к первому входу второго блока анализа, выходы первого, второго и третьего формирователей сигналов объединены и подключены к первому входу четвертого дешифратора, первый и второй выходы которого являются первым и вторым выходами устройства соответственно, выход элемента задержки подключен к первому входу третьего дешифратора.

2, Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок анализа содержит два элемента И и R5— триггер, выходы элементов И являются первым и вторым выходами блока соответственно, их первые входы являются. первым входом блока, а вторые подключены к соответствующим выходам RS -триггера, первый и. второй входы которого являются соответственно вторым и третьим входами блока. !

Изобретение относится к автомати- . ке и вычислительной технике и может быть использовано для организации ввода-вывода информации на общую внешнюю память из двух электронно- 5 вычислительных машин (ЭВМ).

В настоящее время некоторые автоматизированные системы управления (АСУ) народным хозяйством включают в свой состав вычислительный комп-. лекс (ВК) из двух ЭВМ, сопряженный с другими подсистемами . По этим подсистемам в ЭВМ поступает большой объем информации, который заносится на общий внешний накопитель,, а по мере необходимости может считываться любой ЭВИ. Создание таких вычислительных комплексов приводит к увеличению производительности и повышению эффективности использования ресурсов как ВК, так и АСУ.

Цель изобретения — повышение быстродействия устройства за счет сокращения времени ожидания обменов и сокращение объема аппаратных средств.

На фиг. 1 представлена блок-схема предлагаемого устройства для управления доступом к памяти; на фиг. 2 — логическая схема работы устройства управления по запросу на обмен с внешней памятью (2 ) и по сигналу о завершении обмена с внешней памятью (26), поясняющая принцип функционирования устройства; на фиг. 3 — временная диаграмма состояния триггеров, поясняющая работу устройства управления.

11619

На фиг. 2 — приняты следующие обозначения: 1 — признак занятос1 ти канала внешнего накопителя первой 38M; (— признак занятости канала внешнего накопителя второй

38M; X„ — признак ожидания канала внешнего накопителя первой ЭВМ; — признак ожидания канала внеш2 него накопителя второй ЭВМ;

2„ (1 4 i ) — признак занятости 1ð -ro подканала.

На диаграмме (фиг. 3) верхняя ось Т есть ось времени, а остальные оси помечены номерами блоков блок-схемы (фиг, 1), На каждой оси, помеченной номерами блоков, заштрихован интервал времени, соответствующий пребыванию RS -триггера этого блока в состоянии "1". Моменты 1, помеченные вертикальными

20 стрелками на оси времени, соответствуют следующей последовательности событий: 1, -сигнал, поступающий на первый вход устройства; — сигнал, поступающий по второму входу

2S устройства, на обмен с 1-и подканалом внешней памяти; з — сигнал, поступающий на третий вход устройства; — сигнал, поступающий по четвертому входу устройства, на обмен с 1-м подканалом внешней памяти;ЗΠ— сигнал,.поступающий на третий вход устройства; 1 — сигнал, поступающий по четвертому входу устройства, на обм"..н с K-м подканалом внешней памяти; 1 — сигнал от внешней И памяти в блок коммутации о завершении обмена с i --м подканалом внешней памяти; — сигнал от внешней памяти в блока коммутации о завершении обмена с К -м подканалом внешней памяти; t — сигнал, поступающий на третий вход устройства; — сигнал, поступающий по четвертому входу устройства, на обмен с

i-и подканалом внешней памяти;

43 — сигнал, поступающий на первый вход устройства; „ — сигнал, поступающий по второму входу устройства„ на обмен с -м подканалом внешней памяти;, — сигнал от внеш-® ней памяти в блок коммутации о завершении обмена с -м подканалом внешней памяти.

Устройство содержитпервый ивторой блоки 1 и 2 контроля, первый и вто- ->> рой блоки 3 и 4 анализа, первый регистр 5, первый, второй и третий блоки 6, 7 и 8 памяти, первый †четверт

46 4 дешифраторы 9-12, второй регистр 13, g5 -триггер 14, первый и второй элементы И 15 и 16, элемент 17 задержки, первый, второй и третий формирователи сигналов 18, 19 и 20, блок 21 коммутации,первый †четверт элементы ИЛИ 2225.

Блок 3 анализа содержит R5 -триггер 26 и два элемента И 27 и 28.

Блоки 1 и 2 контроля, 3 и 4 аналиsa, 6, 7 и 8 памяти, дешифраторы 912, регистры 5 и 13 по устройству и внутренним функциональным связям идентичны и содержат по одному R<триггеру 26 и по два элемента И 27 и 28, которые соединены так, как показано на блок-схеме в блоке 3 анализа.

Второй выход третьего блока 8 памяти в предлагаемом устройстве не используется и может быть использован при дальнейших усовершенствованиях устройства, а здесь оставлен с целью унификации.

Длительность задержки, реализуемой элементом 17, устанавливается равной или несколько более Длительности переключения триггера в третьем дешиф раторе, так что поступление сигнала от блока коммутации на первый вход третьего дешифратора происходит после переключения триггера в дешифраторе 11.

Устройство работает следующим образом.

Пусть внешняя память имеет подканалов, тогда первый и второй регистры 5 и 13 будут иметь по К блоков. Работа блока заключается в том, что сигнал, поступивший с первого входа блока на входы элементов И 15 и 16, может пройти только через тот элемент И, на другом входе которого уже есть сигнал от РЭ-триггера. Работа первого блока контроля отображает занятость канала внешнего накопителя по выполнению запроса, поступившего по второму входу устройства. Если

RS-триггер 14 в состоянии "1", то канал занят, а если R5-триггер 14 в состоянии "О", то канал внешнего накопителя свободен. Второй блок 2 контроля выполняет те же функции, что и блок 1 контроля, но только по выполнению запроса, поступившего по четвергоиу входу устройства.

Пусть первый и второй входы ст1ройства управления подключены к

1161946 первой 3ВМ, а третий и четвертыи входы устройства — к второй ЭВМ.

Сигнал, поступающий в устройство управления по первому или третьему входу, переводит триггера требуемых блоков в состояние, необходимое при работе с первой или второй ЭВМ соответственно, а сигнал, поступающий по второму или четвертому входу устройства, организует обмен первой 10 .или второй 3BN с внешней памятью.

Пусть в исходном состоянии все триггеры находятся в состоянии "0" и первой ЭВМ необходимо произвести обмен информацией с i -м подканалом общей памяти. Тогда первая ЭВМ формирует и передает по первому входу устройства сигнал, который

Ф поступает на третьи входы первого и второго дешифратора 9 и 10, через третий элемент ИЛИ 24 на третий вход четвертого дешифратора 12, что соответствует работе первой ЭВМ с каналом внешней памяти, через второй элемент ИЛИ 23 на третьи входы первого, второго и третьего блоков 6, 7 и 8 памяти, что соответствует прохождению сигнала из

ЭВМ, Затем первая ЭВМ формирует

30 сигнал на обмен с -м подканалом общей памяти и передает его по второму входу устройства на первый вход первого блока 1 контроля. В зависимости от того, на каком элементе И блока 1 контроля имеет35 ся сигнал от мБ-триггера 14, запрос может пройти либо на первый выход, либо на второй. Если запрос проходит на первый выход, то второй

40 формирователь 19 сигналов формирует сигнал и через четвертый дешифратор 12 засылает его в первую ЭВМ по первому выходу устройства управления, Если запрос проходит на второй4 выход, то он пересылается на первый вход первого блока 3 анализа. Если запрос из блока 3 выходит через первый выход, то через первый блок 6 памяти поступает на третий вход второго блока 4 анализа и во второй с формирователь 19 сигналов, который формирует сигнал и через четвертый дешифратор 12 засылает его в первую

ЭВМ по первому выходу устройства управления, Если запрос выходит через второй выход, то через третий блок 8 памяти он поступает в блок 21 коммутации, который по адресу в запросе определяет и запоминает номер требуемого подканала ° Блок 21 коммутации передает запрос на первый вход первого регистра 5. Если 1 -й подканал занят, то сигнал выходит из первого выхода первого регистра 5 и через первый дешифратор 9 и первый блок 6 памяти передается на третий вход второго блока 4 анализа и на вход второго формирователя 19 сигналов. Если подканал свободен, то сигнал выходит из второго выхода первого регистра 5, поступает на третий вход i-гс блока первого регистра 5, тем самым блокируя обращение второй

ЭВМ к данному подканалу, на второй вход блока 2.1 коммутации и через второй дешифратор 10 на третий вход первого блока 1 контроля, на второй вход второго блока 4 анализа и на первый формирователь 18 сигналов, который формирует сигнал и через четвертый дешифратор 12 и первый выход устройства управления передает его в первую ЭВМ. Блок 21 коммутации, получив сигнал от i-го блока первого регистра 5, подключает шины интерфейса i-го подканала к шинам первой ЭВМ.

После завершения обмена информацией в блок 21 коммутации из l-ro подканала поступает сигнал "Конец переписи". Блок 21 коммутации засылает сигнал на второй вход 1-го блока первого регистра 5„ тем самым снимая блокировку обращения к данному подканалу, через 1-й блок второго регистра 13 на третий вход третьего дешифратора 11, на второй вход первого блока 1 контроля, через первый элемент ИЛИ 22 на вторые входы первого 6, второго 7 и третьего 8 блоков памяти, через третий.элемент ИЛИ 24 на третий вход четвертого дешифратора t2 н на-третий формирователь 20 сигналов, который формирует сигнал и через четвертый дешифратор 12 засылает его в первую

ЭВМ по первому выходу устройства управления, а также через элемент 17 задержки и третий дешифратор 11 на первый вход первого блока 3 анализа. Если сигнал из первого блока 3 анализа выходит по второму выходу, то устройство управления заканчивает обслуживание данного запроса, а если с первого выхода, то сигнал через первый блок- 6 памяти и четвертый элемент ИЛИ 25 поступает на второй вход четвертого дешифратора 12, а также через первый блок 6 памяти на третий формирователь 20 сигналов, который формирует сигнал и через четвертый дешифратор 12 засылает его во вторую ЭВМ по второму выходу устройства управления . На этом устройство для управления доступом к памяти заканчивает обслуживание данного запроса.

Обслуживание запроса от второй

ЭВМ производится аналогично обслуживанию запроса от первой ЭВМ.

Предлагаемое устройство является достаточно простым по сравнению с прототипом и состоит из однотипных блоков, практическая реализация которых не представляет трудностей.

Предлагаемое устройство управления выгодно отличается от прототипа тем, что обеспечивает одновременное обращение двух ЭВМ к разным подка161946 8 налам общей внешней памяти, обеспечивает поочередное обращение двух

ЭВМ к одному и тому же подканалу, вь рабатывает сигналы о принятии

5 заявки на обмен и о завершении обменов, вырабатываемых таким образом, чтобы обеспечить возможность исключения излишних запросов из

ЭВМ к занятому подканалу, сокра1О щает длительность ожидания обмена и вычислительных затрат на уровне высокоприоритетных канальных подпрограмм операционных систем, а это, в свою очередь, значительно расширяет функциональные возможности устройства по сравнению с прототипом и, следовательно, может более широко использоваться в составе вычислительных комплексов рб иэ двух ЭВМ, имеющих общую внешнюю память.

Применение предлагаемого устройства позволит значительно сократить объем аппаратных средств и время ожи25 дания обменов.

11б1946

1161946

ЗВП 1

Конец

0m внешнего ноквпитедн

1161 946

Составитель В.Базовкин

Техред Л.Коцюбняк Корректор И.Муска

Редактор Л.Алексеенко

Филиал ППП "Патент", r.Óæãoðîä, ул.Проектная, 4

Заказ 3970/5i Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Устройство для управления доступом к памяти Устройство для управления доступом к памяти Устройство для управления доступом к памяти Устройство для управления доступом к памяти Устройство для управления доступом к памяти Устройство для управления доступом к памяти Устройство для управления доступом к памяти Устройство для управления доступом к памяти 

 

Похожие патенты:

Изобретение относится к вычислительной технике и может быть использовано в многомашинных вычислительных системах с общей магистралью, в многомашинных системах управления связью

Изобретение относится к области вычислительной техники и предназначено для построения коммутационных сетей вычислительных систем

Изобретение относится к электросвязи и может быть использовано в автоматизированных системах управления технологическими процессам, телемеханике и локальных вычислительных сетях

Изобретение относится к электросвязи и может быть использовано в автоматизированных системах управления технологическими процессам, телемеханике и локальных вычислительных сетях

Модем // 2109332
Изобретение относится к области вычислительной техники и касается портативного интерфейсного блока или содема, который позволяет устанавливать временную двустороннюю связь между заключенной в корпус аппаратурой управления технологическим процессом и персональным компьютером общего назначения без использования электрического соединения между ними

Изобретение относится к вычислительной технике и может быть использовано для организации межмашинного обмена в распределенных вычислительных комплексах и сетях ЭВМ

Изобретение относится к устройствам для управления передачами данных через неспециализированную шину между запоминающим устройством или совокупностью внешних устройств (включая процессоры), как по отдельности, так и в совокупности, а более конкретно, к средствам, позволяющим разрешать конфликты на основе приоритетов между устройствами более эффективно, посредством исключения бесполезно отработавших циклов разрешения конфликтов и больших пакетных буферных устройств, и делать пропускную способность доступной для передачи данных

Изобретение относится к схемам модулей диспетчерского управления с дуплексной связью для использования в системе передачи информации, более конкретно к электронным схемам модулей диспетчерского управления с дуплексной связью для использования в системе передачи информации, обеспечивающей передачу информации даже при наличии ошибок в линии связи за счет дуплексной связи между диспетчерскими устройствами

 

Наверх