Запоминающее устройство с коррекцией ошибок

 

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С КОРРЕКЦИЕЙ ОШИБОК, содержащее первый и второй блоки формирователей контрольных разрядов по нечетному модулю, первый и второй блоки формирователей четности, регистр числа, первый и второй блоки сравнения, мультиплексор, первьш и второй преобразователи кодов и накопитель , входы первой группы которого сЬединены с входами первой группы первого блока формирователей контрольных разрядов по нечетному модулю и являются числовыми входами устройства, выходы первого блока формирователей контрольных разрядов по нечетному модулю и выходы первого блока формирователей четности соединены соответственно с входами второй и третьей групп накопителя, выходы первой группы которого соединены с входами первой группы второго блока формирователей контрольных разрядов по нечетному модулю и информационными входами первой группы регистра числа , выходы которого являются числовыми выходами устройства, входы первой группы мультиплексора соединены с вькодами первого блока сравнения, а входы второй группы с выходами второго преобразователя кодов, входы первой группы которого соединены с выходами второго блока сравнения, входы первой группы которого соединены с выходами второго блока формирователей контрольных разрядов по нечетному модулю, а входы второй группы - с выходами второй группы накопителя, выходы третьей грзттпы которого соединены с входами первой группы первого блока сравнения, входы второй группы которого соединены с выходами второго блока формирователей четности , отли.ающееся тем, что, с целью повышения точности (Л контроля и надежности устройства, с: в него введены первый и второй элементы ИЛИ, первый и второй дешифраторы , коммутатор, входы первой группы которого соединены с входами .первого преобразователя кодов и выходами первого блока сравнения,выходы коммутатора соединены с входами второй группы второго преобразос S вателя кодов, а входы второй группы .коммутатора соединены с выходами первого депшфратора и выходами перQD вого элемента ИЛИ, выходы которого соединены с синхровходом регистра числа, информационные входы второй группы которого соединены с выхода О . ми мультиплексора, г.ходы второго элемента ИЛИ соединены с выходами второго блока сравнения, а выход соединен с управляющими выходами первого и второго дешифраторов, входы которых соединены с выходо - первого преобразователя кодов, выходы пторо

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

390 А (l9) (11У

4(s» G 11 С 29/00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ арфу )фью Ф M" р с, (21) 3523016/24-24 (22) 20. 12. 82 (46) 15.06.85. Бюл. Р 22 (72) Г.А. Бородин (71) Московский ордена Ленина и ордена Октябрьской Революции энергетический институт (53) 681.327 (088 .8) (56) 1. Патент США Р 3573728, кл. 340 †.46.1 опублик. 1971. (54)(57) 1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

С КОРРЕКЦИЕЙ ОШИБОК, содержащее первый и второй блоки формирователей контрольных разрядов по нечетному модулю, первый и второй блоки формирователей четности, регистр числа, первый и второй блоки сравнения, мультиплексор, первый и второй преобразователи кодов и накопитель, входы первой группы которого соединены с входами первой группы первого блока формирователей контрольных разрядов по нечетному модулю и являются числовыми входами устройства, выходы первого блока формирователей контрольных разрядов по нечетному модулю и выходы первого блока формирователей четности соединены соответственно с входами второй и третьей групп накопителя, выходы первой группы которого соединены с входами первой группы второго блока формирователей контрольных разрядов по нечетному модулю и информационными входами первой группы регистра числа, выходы которого являются числовыми выходами устройства, входы первой группы мультиплексора соединены с выходами первого блока сравнения, а входы второй группы— с выходами второго преобразователя кодов, входы первой группы которого соединены с выходами второго блока сравнения, входы первой группы которого соединены с выходами второго блока формирователей контрольных разрядов по нечетному модулю, а входы второй группы — с выходами второй группы накопителя, выходы третьей группы которого соединены с входами первой группы первого блока сравнения, входы второй группы которого соединены с выходами второго блока формирователей четности, о т л и а ю щ е е с я тем, что, с целью повышения точности контроля и надежности устройства, в него введены первый и второй элементы ИЛИ, первый и второй дешифраторы, коммутатор, входы первой группы которого соединены с входами первого преобразователя кодов и выходами первого блока сравнения,выходы коммутатора соединены с входа- . ми второй группы второго преобразователя кодов, а входы второй группы

:коммутатора соединены с выходами первого дешифратора и выходами первого элемента ИЛИ, выходы которого соединены с синхровходом регистра числа, информационные входы второй группы которого соединены с выходао ми мультиплексора,:,ходы второго элемента ИЛИ соединены с выходами второго блока сравнения, а выход соединен с управляющими выходами первого и второго дешифраторов, входы которых соединены с выходом первого преобразователя кодов, выходы второго дешифратора являются одними из управляющих выходов устройства, выходы первого и второго блоков формирователей четности соединены соответственно с входами ь выходами первых групп накопителя.

2. Устройство по п.1, о т л ич а ю щ е е с я тем, что выходы

1161990 первого и второго блоков формирователей четности соединены с входами второй группы соответственно первого и второго блоков формирователей контрольных разрядов по нечетному модулю, а одни иэ выходов второго преобразователя кодов является другим управляющим выходом устройства.

Изобретение относится к вычислительной технике, а именно к устройствам с коррекцией ошибок, содержащим многоразрядные блоки памяти, средства для исправления многократ- 5 ных ошибок и может быть использовано для повышения надежности хранения информации при небольшом количестве избыточных разрядов.

Известно устройство с коррекцией 10 ошибок, которое содержит накопитель и средства контроля на основе кода

Хэмминга (1) .

В данном устройстве возможно исправление однократных ошибок и обнаружение некоторых ошибок другой кратности. Недостаток этого устройства— невозможность обнаружения всех ошибок отказавшего блока памяти и исправление наиболее вероятных иэ них.

Наиболее близким техническим ре †. шением к изобретению является запоминающее устройство с автономным контролем, содержащее накопитель, состоящий из блоков памяти и соединенный с первым формирователем контрольных разрядов, постоянным накопителем и формирователем четности и вторыми формирователем контрольных

/ разрядов и постоянным накопителем, 30 сумматор-вычитатель, подключенный

K одним из входов третьего,постоянйого накопителя, соединенного с блоком сравнения и регистрирующей схемой P) .

Недостаток этого устройства — ЗЗ невозможность исправления ошибок при отказе блока памяти, что не позволяет повысить надежность устройства.

Целью изобретения является повы- шение точности контроля путем исправления наиболее вероятных ошибок при одновременном повышении надежности работы устройства.

Поставленная цель „достигается тем, что в запоминающее устройство с коррекцией ошибок, содержащее первый и второй блоки формирователей контрольных разрядов по нечетному модулю, первый и второй блоки формирования четности, регистр числа, первый и гторой блоки сравнения, мультиплексор, первый и второй преобразователи кодов н накопитель,входы первой группы которого соединены с входами первой группы первого блока формирователей контрольных разрядов по нечетному модулю и являются числовыми входами устройства, выходы первого блока формирователей контрольных разрядов по нечетному модулю и выходы первого блока формирователей четности соединены соответственно с входами второй и третьей групп накопителя, выходы первой группы которого соединены с входами первой группы второго блока формирователей контрольных разрядов по нечетному модулю и информационными входами первой группы регистра числа, выходы которого являются числовыми выходами устройства, входы первой группы мультиплексора соединены с выходами первого блока сравнения, а входы второй группы — с выходами второго преобразователя кодов, входы первой группы которого соединены с выходами второго блока сравнения, входы первой группы которого соединены с выходами второго блока формирователей контрольных разрядов по нечетному модулю, а входы второй группы соединены — с выходами второй груп1161990 пы накопителя, выходы третьей группы которого соединены с входами первой группы первого блока сравнения,входы второй группы которого соединены с выходами второго блока формирователей четности, введены первый и второй элементы ИЛИ, первый и второй дешифраторы, коммутатор, входы первой группы которого соединены с входами первого преобразователя кодов и выходами первого блока ср внения, выходы коммутатора соединены с входами второй группы второго преобразова.теля кодов, а входы второй группы коммутатора соединены с выходами первого дешифратора и выходами первого элемента ИЛИ, выходы которого соединень| с синхровходом регистра числа, информационные входы второй группы которого соединены с выходами мультиплексора, входы второго элемента ИЛИ соединены с выходами второго блока сравнения, а выход соединен с управляющими выходами первого и второго дешифраторов,входы которых соединены с выходом первого преобразователя кодов, выходы второго дешифратора являются одними из управляющих выходов устройства, выходы первого и второго блоков формирователей четности соединены соответственно с входами и выходами . первых групп накопителя.

Кроме того, выходы первого и второго блоков формирователей чет. ности соединены с входами второй группы соответственно первого и второго блоков формиройателей контрольных разрядов по,ечетному модулю, а один из выходов второго преобразователя кодов является другим управляюшим выходом устройства.

На фиг.1 изображена принципиальная схема устройства, на фиг.2 — . блок формирователей контрольных разрядов по нечетному модулю (для шести 8-разрядных блоков памяти);на фиг.3 — связи первого блока формирователей контрольных разрядов по нечетному модулю и первого блока формирователей четности, на фиг.4— блок формирователей четности; на фиг.5 — первый преобразователь кодов, элемент ИЛИ, первый и второй дешифраторы, на фиг.6 — таблицы состояний дешифраторов; на фиг.7— структурнаг схема коммутатора," на фиг.8 — таблица истинности второго преобразователя.

Устройство содержит (см.фиг.1) накопитель 1, состоящий из многоразрядных блоков 2 памяти, входы первой группы накопителя 1 соединены с входами первого блока 3 формирователей контрольных разрядов по

l0 нечетному модулю и входами первого блока 4 формирователей четности и являются числовыми входами 5 устройства, выхоцы первого блока 3 формирователей контрольных разрядов по нечетному модулю и выходы первого

15 блока 4 формирователей четности соединены соответственно с входами 6 и 7 второй и -.ретьей групп накопителя 1, выходы первой группы 8 которого соединены с входами второго блока 9 формирователей контрольных разрядов по нечетному модулю, второго блока 10 формирователей четности и входами первой группы регистра 11 числа, выходы которого являются числовыми выходами 12 устройства, а входы второй группы соединены с выходами.мультиплексора 13, входы первой группы которого соединены с выходами первого блока 14 сравнения, входами первого преобразователя 15 кодов, входами первой группы коммутатора 16, входы второй. группы мультиплексора 13 соединены с выходами второго пре35 образователя 17, входы первого элемента ИЛИ 18 соединены с выходами первого дешифратора 19 и входами второй группы коммутатора 16, выходы которого соединены с входами

40 второй группы второго преобразователя 17 кодов, входы первой группы которого соединены с входами второго элемента ИЛИ 20 и выходами второго блока 21 сравнения, входы

45 первой группы которого соединены с выходами второго блока 9 формирователей контрольных разрядов по нечетному модулю, а входы второй группы соединены с выходами второй

50 группы 22 накопителя 1, выходы 23 третьей группы которого соединены с входами первой группы первого блока 14 сравнения, входы второй группы которой соединены с выхода55 ми второго блока 10 формирователей

О четности, выход первого элемента ИЛИ 18 соединен с синхровходом регистра 11 числа, выход второго элемента ИЛИ 20 соединен с управляющим входом первого 19 и второго

24 дешифраторов, входы которых соединены с выходом первого преобразователя 15 кодов, выходы второго дешифратора 24 являются одними

as управляющих выходов 25 устройства.

В другом варианте этого устройства выход блока 4 может быть соединен с второй группой входов блока 3, выход блока 10 может быть соединен с второй группой входов блока 9, а выход преобразователя

17 имеет допоянительный выход, который является другим управляющим выходом устройства (на фиг.1 не показано) .

Устройство работает следующим образом, В очередном цикле записи на входы 5 первой группы накопителя 1 поступают коды чисел, подлежащие записи, например, 48 разрядов.

Тогда разряды с 1-ro по 8-й записываются в первый, блок 2 памяти, разряды 9-16 — во второй и так далее. Одновременно в блоках 4 и 3 происходит выработка двух групп контрольных разрядов. В блоке 3 получается вычет числа по модулю 7— это 3 контрольных разряда, а в блоке 4 получается 8 контрольных разрядов - признаков четности для одноименных разрядов с различных блоков 2. Принцип получения контрольных разрядов поясняется на фиг.2 и

4. Полученные две группы контрольных разрядов записываются в избыточные разряды накопителя 1 по входам

6и7.

В режиме считывания информационные разряды поступают при разрешающем потенциале с блока 18 ("0") для записи в регистр 11 числа, а также в блоки 9 и 10, где аналогично блокам 3 и 4 происходит выработка двух групп контрольных разрядов, которые затем поступают на одни из входов соответствующих блоков 14 и 21. Одновременно на другие входы этих же блоков поступают значения избыточных разрядов, считанных из накопителя 1. Если в результате сравнения ка выходах блоков 14 и 21 будут нули, то это означает, что ошибки в устройстве нет и другие блоки не сработают.

Дешифратор t9 управляет работой коммутатора 16, что позволяет подавать на вход преобразователя 16 ( шесть разрядов вместо восьми что уменьшает объем памяти преобразователя 17. Преобразователь 17 работает согласно таблице истинности (фиг.8). Как видно из этой таблицы, имеется однозначное соответствие между количеством ошибок в памяти и номером отказавшего блока 2 памяти, что позволяет реализовать коррекцию ошибок разрядностью от 1 до

6 бит. Ошибки кратностью 7 и 8 бит только обнаруживаются. В мультиплексоре 13 осуществляется подключение именно отказавших разрядов, поступающих с блока 14 в те разряды кода

Если в устройстве произошел отказ, то на выходах блоков 14 и 21 одновременно или порознь возникают коды несравнения .В блоке 14 коды

З йесравнения определяют разряды, в которых произошла ошибка, а в блоке 21 образуется двоичный код изменения вычета числа по модулю 7.

Код несравнения с выходов блока 14 поступает в преобразователь 15,таблица истинности которого приведена в таблице. Из преобразователя 15 считывается по соответствующему ад" ресу код, который определяет сос15 тояние устройства: имеется исправляемая ошибка (количество разрядов между отказавшим первым разрядом и отказавшим последним разрядом не превосходит, например, 6 позиций), 26 имеется неисправляемая ошибка (количество разрядов между первым и последним отказавшими разрядами более 6) . Считаннь»й код поступает в дешифраторы 19 и 24, на которые од25 новременно поступает сигнал об ошибке с выхода элемента ИЛИ 20. Конкретная реализация связей между этими блоками представлена на фиг.5.В зависимости от состояния устройства на управляющем выходе устройства будут те или иные коды. Так, если

"1" на выходе 25», то это означает, что есть неисправляемая ошибка; если "1" на выходе 25 то зто озна2т, чает, что ошибка в койтрольнь»х разрядах, соответствующих признакам четности, если "1" на выходе 25 то это означает, что произошла ошибка в контрольных разрядах, храня40

1161990

8 числа, которые соответствуют отка завшему блоку 2 памяти (номер этого блока в унитарном коде — 6 шин— поступает из блока 17). Поскольку с блока 18 в данном случае поступает "1", то разрешается запись (исправление) разрядов в регистр 11 по входам второй группы. При необходимости выход блока 18 можно также сделать управляющим выходом устройства.

В случае модификации предложенного устройства элементы, реализующие вторую строку таблицы истин: ности дешифратора 24, можно исклю чить. Один из выходов блока 17, а именно 7-й, будет выполнять его функции, т.е. может быть достигнуто аппаратное упрощение за счет усложнения связей.

5 Технико-экономическое преимущество устройства заключается в том, Г что обеспечена возможность исправления наиболее вероятных ошибок при отказе одного блока памяти. Количество контрольных разрядов увеличено на 22,2Х, Количество информационных разрядов может быть увели.чено с 49 до 56, или на 13,5Х. В то же время процент исправляемых

1S ошибок доходит до 90%. Следовательно, повышена точность контроля.

9 1161990 10

-\- Д А .

1 Выходы Входы j Выходы (Входы Выходы j Входы . Выходы

Входы

000 01000011)»1 00»0010 01 I 000»101

001 100000» 1 01010030

O0 l

00000001

00000010

001 10010030» 3 00 I.Л 101

02 I 0000»01

101 огооггог) гооог гог ) 02100010 0»

00001000 гогооого )

»OOOOIO

00300101

003t0101 00t

10000000

01010101» I

10010101

000» 1 )О 101

0000O0tt

001

001» 10000

0000» » 001 13000101

ОО2!ЮО2 ОО5

131

t2 I

»1

0101 3002

00 I 00» 1

03 1 00110001

11001001

01110001

00001 t00

»1

2»OOOOl

101

000»1 tO 0f1

6000» 10

00»00» 001 01003 t lo

ototoo»»»ooo» to

101 010001 f 0

0001 1000

00110110 011

01010t 30 0» 100001 10 ,0001 2010

1»

Ol 1 1 300001 2

11000000

0000011 3 г»

01001010 о»

001000»

»000»0

t0100110»1

10001010 . »1 0010»01

010021» )

3000!i t 3 ) 101 »1 0»»100

»1 0101»01

»000»0

»»toäo

ОО» 3OfOj

ОЮ130!О

005» 110001

vI 2 оогго» г

01030111

211 003 t » to) ого»»о ооггг » г baal

0»

02023213)

» 1tгоог

30011010

»1

03 301010

1010 3010

10O»1t0

003 О»0»10

»000» l

0011 to»

0»

»3

1»

О» 0»»»0 010

10»00f0

010t tOI 3

10»1310»1

13»1010

»1 5010»10» 3

t1O0» 10

011

»1 13»00» 01310130 О»

1»13100 103

Вен комбннзцин но 7 и 8 единни нмакт один код

OO2tttat

005 10130310 111

» 100010

0031! 00

»огогю

101 г 2110000

»юогю J !

02 » 3030

10» 1010

»1 о

010 ; 000 3»» ооюг t »

»1

1 » 10010

00 0000

01000001

10000001

00000110

Ot000101

tO0OOtOf J

0О0»001

00103001 огоогоог

10001001 огогооог )

100 ЮООI

o»oooo!)

10100001

ОО! О1ООО» 3 оооо» 13

000»03 I ) 003

132 оогогогг 1, 0t00t0f1j

Ог! tooototl J ооаггюг оог гоогогго

0»00»0 0»

1)61990

1161990

Ф (10) 1161990 у2 к&18

М- 0 или!

Фиг.8

КЫ!7

Табпица состояний йисирра пара 19

7

О2 0

Фиг.5

Талица сосмойниб деширраяо я 2Ф

223

Фиг.7

1161990 с

Om Ch. 16

Тираж 584 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, )К-35, Раушская наб., д. 4/5

Заказ 3974/53

Филиал ППП "Патент", r. Ужгород, ул. Проектная,4

Составитель В. Рудаков

Редактор M. Циткина Техред Л.Микеш Корректор Л. Пилипенко