Устройство для диагностического контроля памяти

 

УСТРОЙСТВО ДЛЯ ДИАГНОСТИЧЕСКОГО КОНТРОЛЯ ПАМЯТИ, содержащее задающий генератор, вход и выход которого соединен с соответствующими выходом и входом блока управления, входы и выходы первой группы которого подключены к соответствующим выходам и входам блока генерации тестов, входы второй группы блока управления являются входами первой группы устройства, а выхода второй группы соединены с входами первой группы накопителя, вход управления которого подключен к выходу блока сравнения, одни входы которого соединены с одними выходами формирователя тестовых сигналов, а другие входы являются вторыми входами устройства, входы формирователя тестовых сигналов подключены к соответствующим выходам блока управления и блока генераций тестов, а другие выходы являются выходами устройства, первый выход блока управления соединен с одним входом элемента равнозначности , другой вход которого Подключен к выходу блока генерации тёетов, а выход является выходом синхронизации устройства, отличающееся тем, что, с целью повышения надежности контроля, устройство содержит элемент задержки, первый и второй триггеры, элемент ИЛИ, ключ, блок ключей, первый и второй элементы И, причем второй выход блока управления соединен с первым входом первого элемента И, третий выход блока управления подключен к информационному входу второго триггера, а четвертый выход к второму входу элемента ИЛИ, выход элемента равнозначности соединен с входом элемента задержки и входом синхронизации второго триггера, выход которого под (Л ключен к первому входу ключа, второй вход которого соединен с выходом формирователя тестовых сигналов, а виход - с входом блока генерации тестов , выход элемента задержки подключен к второму входу первого элемента И, третий вход которого соединен с выходом блока сравнения и вторым а входом второго элемента И, а выход с входом первого триггера, выход которого подключен к первому входу со со элемента ШШ, выход которого соединен с первым входом второго элемента И, выход которого подключен к входу блока управления и к входу управления: блока ключей, информационные входы которого соединены с другими выходами формирователя тестовых сигналов , а выходы подключены к входам второй группы накопителя.

COIO3 COBETCHHX

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (39) (11у

4(511 G 11 С 29!00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

»

3(л м :» " v

ОПИСАНИЕ ИЗОБРЕТЕНИЯ !» ... ..".,, ",, 3

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

%ИВАМ»»r"Â » (21) 3604605/24-24 (22) 15.06. 83 (46) 15. 06. 85. Бюл. 22 (72) О.А. Алексеев (53) 681.327.6(088.8) (56) Патент США У 3806243, кл. G 11 С 29/00, 1975.

Авторское свидетельство СССР

У 77 1730, кл. G 11 С 29/00, 1980. (54)(57) УСТРОЙСТВО ДЛЯ ДИАГНОСТИЧЕСКОГО КОНТРОЛЯ ПАМЯТИ, содержащее задающий генератор, вход и выход которого соединен с соответствующими выходом и входом блока управления, входы и выходы. первой группы которого подключены к соответствующим выходам и входам блока генерации тестов, входы второй груп-. пы блока управления являются входами первой группы устройства, а выходы второй группы соединены с входами первой группы накопителя, вход управления которого подключен к выходу блока сравнения, одни входы которого соединены с одними выходами формирователя тестовых сигналов, а другие входы являются вторыми входами устройства, входы формирователя тестовых сигналов подключены к соответствующим выходам блока управления и блока генераций тестов, а другие выходы являются выходами устройства, первый выход блока управления соединен с одним входом элемента равнозначности, другой вход которого подключен к выходу блока генерации тестов, а выход является выходом синхронизации устройства, о т л и ч а— ю щ е е с я тем, что, с целью повышения надежности контроля, устройство содержит элемент задержки, первый и второй триггеры, элемент ИЛИ, ключ, блок ключей, первый и второй элементы И, причем второй выход блока управления соединен с первым входом первого элемента И, третий выход блока управления подключен к информационному входу второго триггера, а четвертый выход — к второму входу элемента ИЛИ, выход элемента равнозначности соединен с входом элемента задержки и входом синхронизации второго триггера, выход которого подключен к первому входу ключа, второй вход которого соединен с выходом формирователя тестовых сигналов, а выход — с входом блока генерации тестов, выход элемента задержки подключен к второму входу первого элемента

И, третий вход которого соединен с выходом блока сравнения и вторым входом второго элемента И, а выход— с входом первого триггера, выход которого подключен к первому входу элемента ИЛИ, выход которого соединен с первым входом второг элемента

И, выход которого подключен к входу с блока управления и к входу управления блока ключей, информационные входы которого соединены с другими выходами формирователя тестовых сигналов, а выходы подключены к входам второй группы накопителя.

1161991

Изобретение относится к запоминающим устройствам автоматики и вычислительной техники.

Цель изобретения — повышение надежности контроля путем расширения диагностических возможностей устройства.

На чертеже изображена блок-схема предлагаемого устройства.

Устройство содержит задающий гене-!О ратор 1:, блок 2 управления, блок 3 генератора тестов, формирователь 4 тестовых сигналов, блок 5 сравнения, накопитель 6, элемент 7 равнозначности, элемент 7 задержки, первый триг- !5

rep 9, элемент ИЛИ 10, второй триггер

11, первый элемент И 12, второй элемент И 13, ключ 14, блок ключей 15.

Одни выходы формирователя 4 предназначены для подключения к входам конт- 20 ролируемой микросхемы 16 памяти, выходы которой подключают на одни входы блока 5.

Устройство работает следующим об25 разом.

Сигналом сброса все элементы и блоки устанавливаются в исходное состояние ° Запускается задающий генератор 1. . Под действиемуправляющих команд с выходов блока 2 тактовыхимпульсов,проходящих с формирователя 4 через ключ

14, блок 3 начинает вырабатывать коды тестовых последовательностей, определяющих набор испытательных тестовых сигналов (адрес, вид обращения, ин- 35 формацию), которые вырабатывает на, выход устройства для проверяемой микросхемы формирователь 4 в каждом такте обращения к запоминающему устройству.После выработки всех тактов тесто — 40 вой команды блок 3 дает на блок 2 сигнал для смены управляющей команды согласно заданной через входы первой группы устройства блока 2 тестовой поСледовательности команд. B так-45 тах, содержащих считывание, код информации с формирователя 4 поступает для сравнения на одни входы блока 5 сравнения, ка вторые входы которого (вторые входы устройства) подаются сигналы, считанные с выходов контролируемой микросхемы памяти. Текущая информация о выполняемой тестовой команде с блока 2, о результате сравнения блока 15, а наборе T8cTQBbK55 сигналов с других выходов формирователя 4 поступает в иакойитель б,где . индуцируется в каждом такте.

Для фиксации адреса и условий сбоя пеовой дефектной ячейки памяти с блока 2 через элемент 10 "единица" подается на первый вход элемента !3.

При фиксации блоком 5 сбоя на второй вход элемента 13 поступает "единица", и сигнал с выхода элемента

13 закрывает ключи блока 15 и запрещает блоку 2 смену команд. Таким образом, на индикаторах 6 фиксируются адрес дефектной ячейки памяти и коды тестовой команды, в которой обна!.ужен сбой.

Для детальной диагностики сбоя необходим анализ формы и положения во временной диаграмме сигнала дефектной ячейки памяти в .соответствующем сбою такте испытательного теста. Поэтому для динамических микросхем памяти функциональное состояние каждой ячейки существенно зависит от предистории обращения и состояния остальных ячеек, для анализа требуется повторение не только такта, в котором произошел сбой, но и всей предшествующей части теста. Поэтому для анализа сигнала цефектной ячейки в блоке 2 устанавливается циклический режим, в котором останов по браку заблокирован,а для синхронизации приборов, анализирующих форму и временное положение сигнала с обнаруженного дефектного элемента памяти, берется сигнал с выхода элемента 7 равнозначности, на одни входы которого с блока 2 поданы для сравнения коды адреса и команды, в которых был сбой, а на другие входы — текущие коды тестовой команды и вырабатываемых блоком 3 вида обращения, информации и адреса ячейки. При этом сигнал равнозначности возникает раньше появления соответствующих выходных .сигналов этого такта на выходах формирователя 4 и сигнала с соответствующей ячейки памяти, что удобно для организации синхронизации при анализе сигнала. Продолжительность работы в циклическом режиме определяется временем, необходимым для анализа формы и положения сигнала дефектной ячейки памяти.

Для фиксации адреса и условий сбоя следующей дефектной ячейки памяти с выхода блока 2 на первый вход элемента 12 подается "единица", а на одних входах элемента 7 с выхо1161991 4 дов блока 2 устанавливаются коды адреса предыдущей дефектной ячейки и тестовой команды, в которой она имела сбой. После этого тестовая программа повторяется. При прохождении тестовой программой уже обнаруженного дефекта сигнал равновначности с элемента 7, задержанный элементом задержки 8 на время формирования сигналов в формирователе 4 и 1g блоке сравнения 5, попадает на второй вход- элемента 12, на третий вход которого приходит сигнал брака с блока 5. Полученный по совпадению сигнал с выхода элемента 12 переводит первый триггер 9 в единичное состояние, которое через элемент 10 обеспечивает на первом входе элемента 13

"единицу". При этом тестовая программа выполняется без остановок до тех пор, пока с блока 5 не поступит сигнал сбоя от следующей дефектной ячейки памяти, по которому на втором входе элемента 13 появляется ."единица", . а с выхода его сигнал запретит блоку

2 смену команд. При этом на индикаторах накопителя 6 зафиксируется адрес новой дефектной ячейки памяти и код соответствующей сбою тестовой команды.

В случае необходимости анализа сигна- 30 лов этой дефектной ячейки в условиях сбоя аналогично описанному производится подача соответствующих кодов адреса и команды на одни входы элемента 7 и перевод работы устройства

35 в циклический режим.

Продолжая испытания аналогично изложенному, можно последовательно определить критичные из заданных тестовые воздействия, адреса дефект- 40

Ных в каждом из этих воздействий ячеек и проанализировать форму и временное расположение сигналов во время действия указанных динамических воздействий. 45

Помимо режима полного контроля и последовательного анализа дефектных ячеек памяти устройство позволяет оперативно определять годность лобой выбранной ячейки памяти в заданном Ю шаге требуемого динамического тестового воздействия на всю микросхему памяти. Для этого коды адреса интересующей ячейки и входящей в динамический тест команды, в которой требует- ся определить работоспособность ячейки, подаются с выходов блока 2 на одни входы элемента 7 равнозначности.

Кроме того, с выхода блока 2 на первом входе элемента 12 устанавливается "единица". В набираемой тестовой последовательности сразу после требуемого диагностического теста вводится дополнительный простейший тест, обязательно дающий сбой при считывании (например, запись "О" с последующим считыванием "1" или наоборот). Устройство запускается в работу описанным способом. При прохождении тестовой программы заданных с выходов 1 блока

2 адреса и команды диагностического теста по соответствующим сигналам с блока 3 срабатывает элемент 7,сигнал которого через элемент 8 задержки поступает на второй вход элемента

12. Если в этом такте проверки будет зафиксирован блоком 5 сбой считанного сигнала, то сигнал по третьему входу образует совпадение на элементе 12, с выхода которого триггер 9 переведет устройство в режим останов по браку. После этого останов по браку, который произойдет либо по дополнительному в конце тесту, либо по какому-либо следующему за интересующей ячейкой сбою, будет свидетельствовать о том, что интересующая ячейка дала сбой в заданной команде диагностического воздействия. Если интересующая ячейка в заданной тестовой команде не дала сбоя, устройство не перейдет в режим останова по браку вся программа пройдет до конца без останова.

Для потактового избирательного контроля правильности функционирования основных блоков установки с выходов блока 2 на одни входы элемента 7 подаются коды адреса и команды, взятые в интересующем характерном месте набранной тестовой последовательности. Кроме того, с выхода блока 2 на информационный вход второго, триггера 11 подается "единица". После пуска устройство выдает на выход заданную тестовую последовательность, текущие состояния которой индуцируются на индикаторах 6. При совпадении текущих и заданных с блока

2 кодов элемент 7 вырабатывает сигнал синхронизации на второй триггер 11, который переходит в единичное состояние и запрещает прохождение на блок 3 через ключ 14 такти1161991

Составитель О. Алексеев

Редактор И.Келемеш Техред А.Бабинец Корректор Л. Бескид

Заказ 3974/53 Тираж 584 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д . 4/5

* Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 рующнх импульсов, чем фиксирует состояние блока 3. При этом формирователь 4 продолжает в каждом такте вырабатывать на выходы устройства сигналы, соответствующие зафиксированному в блоке 3 состоянию тестовой программы.

Для контроля с помощью индикаторов 6 состояния правильности выработки следующих за остановом тактов тестовой программмы на блок

3 с пульта через блок 2 подаются одиночные тактирующие импульсы, по которым блок 3 переходит в очередные после останова состояния тестовой последовательности. Частота подачи этих тактирующих импульсов определяется временем, ) необходимым для анализа очередного состояния ° е

Предлагаемое устройство обеспечивает возможность индивидуального выборочного анализа годности любой заданной ячейки памяти в заданном шаге нужного тестового воздействия, что особенно важно для зондирующей диагностики и отработки технологического процесса изготовления микросхем памяти. Кроме того, схема позволяет контролировать правиль; ность функционирования основных блоков самого устройства. Таким образом, изобретение обеспечива т повышение надежности диагностического контроля запоминающих устройств.