Устройство для контроля блоков оперативной памяти

 

1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ОПЕРАТИВНОЙ ПАМЯТИ, содержащее блок управления, регистр числа, элемент И, первый и второй счетные триггеры, формирователь импульсов, основные и дополнительные коммутаторы , полусумматор и счетчики с первого по третий, причем выходы первого счетчика, регистра числа и элемента Ни первый выход блока управления являются выходами устройства , второй выход блока управления подключен к первым входам элемента И, первого счетного триггера и формирователя импульсов, к входу третьего счетчика, входам второго счетного триггера, выход элемента И подключен к входу первого счетчика , один из выходов которого подключён к второму и третьему входам первого счетного триггера, выход которого подключен к первому входу полусумматора, входу второго счетчика и второму входу формирователя импульсов, выход которого подключен к второму входу элемента И, второй вход полусумматора подключён к одному из выходов третьего счетчика, а выход - к первым информационным входам основных комт мутаторов, выходы которых подключены соответственно к одним из входов регистра числа, другие входы которого подключены к третьему выходу блока управления, четвертый выход которого подключен к первым управляющим входам основных коммутаторов , вторые информационные входы которых подключены к выходам дополнительных коммутаторов, управляющие и информационные входы которых подключены к выходам второго и третьего счетчиков, третий вход формирователя импульсов подключен к пятому выходу блоку управления. отличающееся тем, что t (Л с целью повьщ1ен 1я достоверности с: контроля, в него введены элементы НЕ, блок сравнения и дешифратор, входы которого подключены к одним из выходов третьего счетчика, а выходы - к третьим информационным входс1м основных коммутаторов и входам элементов НЕ, выходы которых под9д ключены к четвертым информационным входам основных коммутаторов,прямой СО выход второго счетного триггера со подключен к пятым информационным 00 входам одних основных коммутаторов, инверсньй выход второго счетного триггера подключен к пятым информационным входам других основных коммутаторов , вторые и третьи управляющие входы которых подключены соот- . ветственно к шестому и седьмому выходам блока управления, первый вход которого подключен к выходу блока сравнения, одни из входов которого подключены к выходам регистра

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

4(51) G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3673775/24-24 (22) 13. 12. 83 (46) 15.06. 85. Бюл. У 22 (72) В.В. Бабкин, А.А. Самарин и З.В. Ченцова (53) 681.327(088.8) (56) 1. Авторское свидетельство СССР

У 407398, кл. G 1 1 С 29/00, 1972.

2. Авторское свидетельство СССР

9 924758, .кл. С 11 С 29/00, 1980 (прототип). (54) (57) 1. УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

БЛОКОВ ОПЕРАТИВНОЙ ПАИЯТИ, содержащее блок управления, регистр числа, элемент И, первый и второй счетные триггеры, формирователь импульсов, основные и дополнительные коммутаторы, полусумматор и счетчики с первого по третий, причем выходы первого счетчика, регистра числа и элемента И и первый выход блока управления являются выходами устройства, второй выход блока управления подключен к первым входам элемента И, первого счетного триггера и формирователя импульсов, к входу третьего счетчика, входам второго счетного триггера, выход элемента

И подключен к входу первого счетчика, один из выходов которого подключен к второму и третьему входам первого счетного триггера, выход которого подключен к первому входу полусумматора, входу второго счетчика и второму входу формирователя импульсов, выход которого подключен к второму входу элемента

И, второй вход полусумматора подключен к одному из выходов третьего счетчика, а выход — к первым ин„„SU, 11 1993 А формационным входам основных коммутаторов, выходы которых подключены соответственно к одним цз входов регистра числа, другие входы которого подключены к третьему выходу блока управления, четвертый выход которого подключен к первым управляющим входам основных коммутаторов, вторые информационные входы которых подключены к выходам дополнительных коммутаторов, управляющие и информационные входы которых подключены к выходам второго и третьего счетчиков, третий вход формирователя импульсов подключен к пятому выходу блоку управления, о т л и ч а ю щ е е с я тем, что> с целью повышения достоверности контроля, в него введены элементы

НЕ, блок сравнения и дешифратор, входы которого подключены к одним из выходов третьего счетчика, а выходы — к третьим информационным входам основных коммутаторов и входам элементов НЕ, выходы которых подключены к четвертым информационным входам основных коммутаторов, прямой выход второго счетного триггера подключен к пятым информационным входам одних основных коммутаторов, инверсный выход второго счетного триггера подключен к пятым информационным входам других основных коммутаторов, вторые и третьи управляющие входы которых подключены соот-, ветственно к шестому и седьмому выходам блока управления, первый вход которого подключен к выходу блока сравнения, одни из входов которого подключены к выходам регистра

1161993 числа, другие входы являются входами устройства, второй вход блока управления соединен с одним из выходов первого счетчика. 2. Устройство по п., о т л ич а ю щ е е с я тем, что блок управления содержит генератор импульсов, формирователь сигналов сброса, третий счетный триггер, дополнительные элементы И, группу формирователей импульсов, делитель частоты, датчик тестовых сигналов, буферный регистр, причем выходы буферного регистра, делителя частоты, первого дополнительного элемента И и инверсные выходы третьего счетного триггера являются Одними иэ ВыхОДОВ блОка пря мой выход третьего счетного триггера подключен к первому входу первого

Изобретение относится к вычислительной технике и может найти применение в устройствах контроля в динамическом режиме оперативных запоминающих устройств (ОЗУ) с произвольной 5 выборкой.

Известно устройство для контроля блоков памяти, содержащее генератор .импульсов блок сравнения, входы которого подключены соответственно к выходу блока эталонной информации и выходам контролируемого устройства, а выход соединен с блоком инди кации (1) .

Недостаток этого устройства — 15 низкая надежность.

Наиболее близким к изобретению является устройство,ппя контроля блоков оперативной памяти, сОдержа-щее блок управления, регистр числа, элемент И, первый и второй счетные триггеры, формирователь импульсов, основные и дополнительные коммутаторы, полусумматор и счетчики, причем выходы первого счетчика и регистра числа, выход элемента И и первый выход блока управления являются выходами устройства, второй выход блока управления соединен с

30 первым входом элемента И, первыми входами первого счетного триггера дополнительного элемента И, выход генератора импульсов подключен к одному из входов второго дополнительного элемента И, другой. вход которого является первым входом блока, выход второго дополнительного элемента И подключен к входам формирователей импульсов группы, первые выходы которых подключены к входу делителя частоты, вторые выходы — к второму входу первого дополнительного элемента И, третьи выходы являются другим выходом блока, а первый и .второй входы третьего счетного триггера являются вторым входом блока, выход формирователя сигналов сброса подключен к третьему входу третьего счетного триггера, выход датчика тестовых сигналов подключен к входам буферного регистра. и формирователя импульсов и входами второго и третьего счетчиков, выход элемента И подключен. к входу первого счетчика, один из выходов которого соединен с вторым и третьим входами первого счетного триггера, выход которого подключен к первому входу полусумматора и второму входу формирователя импульсов, выход которого соединен с вторым входом элемента И, второй вход полусумматора подключен к одному из выходов третьего счетчика, а выход — к первым информационным входам основных коммутаторов, выходы которых соединены соответственно с одними из входов регистра числа, другие входы которого подключены к третьему выходу блока управления, четвертый выход которого соединен с первыми управляющими входами основных коммутаторов, вторые информационные входы которых подключены соответственно к выходам дополнительных коммутаторов, входы второго счетного триггера подключены к первому входу элемента И, а выходы — к информационным входам основных коммутатоРов (2 1.

Недостатком этого устройства является низкая достоверность контроля

3 11619 так как тесты типа "Дождь", "Адресный код" и "Шахматный код" по адре сам не обеспечивают полностью проверки оперативной памяти, в частности взаимовлияния ячеек памяти, в которых записаны разряды одного слова, так как во всех разрядах одного слова записывается одинаковая информация и не проверяется помехозащищенность по отдельным разрядам-информацион- 10 ного слова, существенно зависящая от монтажа в блоке.

Цель изобретения - повьппение достоверности контроля.

Поставленная цель достигается тем, что в устройство для контроля блоков оперативной памяти, содержащее блок управления, регистр

> числа, элемент И, первый и второй счетные триггеры, формирователь 20 импульсов, основные и дополнительные коммутаторы, полусумматор и счетчики с первого по третий, причем выходы первого счетчика» регистра числа и элемента И и первый выход блока управления являются выходами устройства, второй выход блока управления подключен к первым входам элемента И, первого счетного триггера иформирователя импульсов,к входу 30 третьего счетчика, входам второго счетного триггера, выход элемента

И подключен к входу первого счетчика, один из выходов которого подключен к второму и третьему входам первого счетного триггера, выход которого подключен к первому входу полусумматора, входу второго счетчика и второму входу ф.-.рмирователя импульсов, выход которого подключен к щ второму входу элемента И, второй вход полусумматора подключен к одному из выходов третьего счетчика, а выходк первым информационным входам основных коммутаторов, выходы которых 4$, подключены соответственно к одним из входов регистра числа, другие входы которого подключены к третьему вьжоду блока управления, четвертый выход которого подключен к первыч 30 управляющим входам основных коммутаторов, вторые информационные входы которых подключены соответственно к выходам дополнительных коммутаторов» управляющие и информационные входы 55 которых подключены соответственно к выходам второго и третьего счетчиков, третий вход формирователя им93 пульсов подключен к пятому выходу блока управления, введены элементы

НЕ, блок сравнения и дешифратор, входы которого подключены к одним из выходов -.ретьего счетчика, а вы» ходы — к третьим информационным входам основных коммутаторов и входам элементов НЕ, выходы которых под-. ключены к четвертым информационным входам основных коммутаторов, прямой выход второго счетного триггера подключен к пятым информационным входам. одних основных коммутаторов, инверсный выход второго счетного триггера подключен к пятым информационным входам других основных коммутаторов, вторые и третьи управляющие входы которых подключены соответственно к шестому и седьмому выходам блока управления, первый вход которого подключен к выходу блока сравнения, одни из входов которого подключены к вы1 ходам регистра числа, другие входы являются входами устройства, второй вход блока управления соединен с одним из выходов первого счетчика.

Кроме того, блок управления содержит генератор импульсов, формирователь сигналов сброса, третий

f счетный триггер, дополнительные элементы И, группу формирователей импульсов, делитель частоты, датчик тестовых сигналов, буферный регистр, причем выходы буферного регистра» делителя частоты, первого дополнительного элемента И и инверсные выходы третьего счетного триггера являются одними из выходов блока, прямой выход третьего счетного триггера подключен к первому входу первого дополнительного элемента И, выход генератора импульсов подклю.чен к одному из входов второго дополнительного элемента И, другой вход которого является первым входом блока, выход второго дополнительного элемента И подключен к входам формирователей импульсов группы, первые выкоды которых подключены к входу делителя частоты, вторые выходы — к второму входу первого дополнительного элемента

И, третьи выходы являются другим выходом блока, а первый и второй входы третьего счетного триггера являются вторым входом блока, вьРход формирователя сигналов сброса подключен к третьему входу третье1161993 го счетного триггера, выход датчика тестовых сигналов подключен к входам буферного регистра.

На чертеже представлена функциональная схема устройства 3 для контроля блоков оперативной памяти.

Устройство содержит блок 1 управления, соединенный с контролируемым блоком 2 оперативной памяти, регистр 3 числа, выполненный на триггерах 4, первый счетчик 5,имеющий разрядность n *= 1og А, где А— количество адресов, и предназначенный для формирования кода адреса, 13 первый счетный триггер б, формирователь 7 импульсов, второй счетный триггер 8 элемент И 9, основные коммутаторы 10 полусумматор 11, дополнительные коммутаторы 12, вто- 20 рой счетчик 13, третий счетчик 14, блок 15 сравнения, дешифратор 16, элементы НЕ 17.

Блок 1 управления содержит генератор 18 импульсов, формирователь 25 сигналов сброса, выполненный в виде кнопки 19 начального сброса, третий счетный триггер 20, группу формирователей 21 импульсов, первый дополнительный элемент И 22,делитель ЗО

23 частоты, второй дополнительный элемент И 24, датчик 25 тестовых сигналов, буферный регистр 26. . Второй выход блока 1 управления является тактовым, первый выход бло- ЭЗ ка 1 управления задает режим работы .. блока ОЗУ "Запись чтение", устанавливаемый счетным триггером 20, седьмой, щестой и четвертый выходы задают проверочный тест (" Дождь", "Адрес- 40 ный код", "Шахматный двойной прямой и обратный", "Бегущий 0(1) по разрядам"), устанавливаемый датчиком 25 и буферным регистром 26. Счетчик 14 имеет разрядность (в+1). Дешифратор

16 имеет щ - log В входов, где В— разрядность информационного слова.

Рассмотрим работу устройства в режиме "Дождь". В этом режиме источником информации, записываемой í 54 регистр 3, является полусумматор 11.

При запуске в блоке 1 управления . начинает вырабатываться тактовая последовательность импульсов. В первом подцикле счетчики 5 и 14 рабо- И тают синхронно от одних и тех же тактов блока 1. При этом на входах полусумматора 11 код одинаковый, а на его выходе низкий уровень, соответствующий записи кода "0" по всем адресам памяти. По окончании первого подцикла формирователь 7 выделяет задний фронт сигнала с выхода триггера 6 и производит запрет (в элементе И 9) одного импульса продвижения в счетчик

5. В результате второй подцикл в счетчике 5 заканчивается на один такт, равный периоду обращения, позже, чем в счетчике 14, и полусумматор 11 фиксирует неравнозначность в конце второго подцикла. Поэтому во втором подцикле во всех адресах памяти, кроме последнего, записываются коды "0", а в последнем — код "1". По окончании второго подцикла точно так же происходит запрет еще одного импульса продвижения в счетчик 5. Соответственно неравнозначность фиксируется в двух последних адресах третьего подцикла, куда и записывается код "1".

Таким образом, блок 2 оперативной памяти, заполненный в первом подцнкле .всеми нолями, заполняется в следующих подциклах единицами, т..е. проходит процесс "набегания" единиц, характерный для теста "Дождь". Когда пройдет А подциклов, коды на входе полусумматора 11 будут инверсными и весь блок 2 будет заполнен единицами.

В следующие А подциклов точно также начиная с последнего адреса,код единиц сменяется кодом полей. Через ,2 А подциклов заканчивается полный

:период теста.

Рассмотрим работу устройства при формировании теста типа "Адресный

tt код . В этом случае управляющие сигналы с блока .,1 подключают к входам регистра 3 числа выходы счетчика 14 (через коммутаторы 12 и 10).

Работа коммутаторов 10 аналогична их работе в режиме "Дождь" за исключением того, что источником информации является не полусумматор 11, а счетчик 14, причем счетчики 13 и 14 имеют расхождения по частоте, равное А/2. При этом код числа, записываемый в блок 15, меняется с каждым адресом и каждый следующий подцикл в адресном коде начинается с разчых кодовых комбинаций, чем обеспечивается динамическое смещение информации по подциклам. Благодаря наличию коммутаторов

12, управляемых счетчиком 13, обеспечивается подключение к соответ1161993

7 ствующим разрядам регистра 3 числа различных разрядов счетчика 14 в раз-. личных подциклах. Этим достигается выравнивание динамики работы разных разрядов. S

Рассмотрим работу устройства в режиме формирования теста "Шахматный код двойной, прямой и обратный".

Датчик 25 в блоке управления 1 устанавливается в положение "Шахматный код двойной, прямой и обратный", и с буферного регистра 26 состояния тестов поступают сигналы на управляющие входы основных коммутаторов 10, которые подключают к входам 1З регистра 3 числа выходы второго счетного триггера 8. Кнопкой 19 . начального сброса устанавливают триггер 20 в режим "Запись". После запуска устройства блок 1 управле- . 20 ния вырабатывает тактовую последовательность импульсов, от которой по заднему фронту срабатывает второй счетный триггер 8, Во время первого такта обраще- М ния по первому адресу происходит запись в 0,2...(В-1) разряды информационного слова "нулей", а в

1 3...В разряды — "единиц". По заднему фронту первого тактового им- Щ пульса второй счетный триггер 8 изменяет свое состояние на противоположное и по второму адресу записывается "шахматка" обратная, т.е. в 0,2...(В-1) разряды инфор — ® мационного слова записываются

"единицы",а в 1 З...В разряды—

"нули". Таким образом весь блок расписывается "Шахматным двойным и обратным" Кодом, по четным адре- 4Е сам которого записана "шахматка" прямая, по нечетным — обратная.

После окончания подцикла записи информации в контролируемый блок оперативной памяти сигналом с одного из выходов счетчика 5 триггер 20 устанавливается в режим чтения, Из блока управления 1 задается режим чтения информации, в котором информация, считываемая из блока 2, и ищ- SO формация с регистра 3 числа сравни- . ваются в блоке 15 сравнения. В случае несравнения информации с выхода блока 15 сравнения поступает сигнал на вход элемента И 24 обеспечивающнй33 останов временной диаграммы но адресу несравнения (органы индикации на чертеже не указаны).

По окончании подцикла чтения информации формирователь 7 выделяет задний фронт сигнала с выхода триггера 6, что обеспечивается наличием в подцикле чтения на третьем входе формирователя 7 соответствующего управляющего сигнала с,инверсного выхода триггера 20 ° Импульс, вырабатываемый формирователем 7, поступая на вход элемента И 9, запрещает прохождение первого импульса последующего цикла, что обеспечивает в данном цикле смещение информации на один адрес, то есть запись по четным адресам

"шахматки" обратной, по нечетнымпрямой. Таким образом проверяется взаимовлияние ячеек как двухстороне нее (гальваническое замыкание), так и одностороннее (полупроводниковая связь).

Рассмотрим ..работу устройства при формировании теста "Бегущий 0 по разрядам".Датчик 25 в блоке управления

1 устанавливается в положение "Бегущий 0 по разрядам", и с буферного регистра 26 поступают сигналы на управляющие входы основных коммутаторов 10, которые подключают к входам регистра

3 числа .выходы дешифратора 16. После запуска устройства блок 1 управления вырабатывает тактовую последовательность импульсов, запускающих счетчики 5 и 14. В зависимости от рязрядности информационного слова входы дешифратора 16 подключены к младшим выходам счетчика 14. Во время первого такта обращения происходит запись

"нуля" в нулевой н "единиц" в остальные разряды чнформационного слова по первому адресу

По заднему фронту первого тактового импульса содержание счетчика 14 увеличивается на единицу и по второму адресу записывается информационное слово с нулем в первом и "единицей" в остальных разрядах информационного слова. Таким образом, в течение В адресов "нуль" "пробежит" из младшего разряда в старший. В дальнейшем в подцикле записи первого цикла теста весь блок будет расписан бегущим "нулем" по разрядам.

После окончания подцикла записи информации в контролируемый блок 2 оперативной памяти сигналом с одного из выходов счетного 5 триггер 20 устанавливается в режим чтения. Из блока управления 1 задается режим чтения информации, в котором инфор9 1 мация считываемая из блока 2 и инфор мация с регистра 3 числа сравнивается в блоке 15 сравнения. В случае несравнения ийформации с выхода блока 15 сравнения поступает сигнал на вход элемента И 24, обеспечивающий останов временной диаграммы по адресу несравнения.

По окончании подцикла информации формирователь импульса 7 выделяет задний фронт сигнала с выхода триггера 6, что обеспечивается наличием в подцикле чтения на третьем входе формирователя 7 соответствующего управляющего сигнала с инверсного выхода триггера 20. Импульс, вырабатываемый формирователем 7, поступая на вход элемента И 9, запрещает прохождение первого импульса следующего цикла, что вызывает в следующем цикле смещение "бегущего нуля" на один разряд влево, т.е. . по первому адресу происходит запись поля в первый и "единиц" в остальные разряды информационного слова, по второму адресу — "ноля" во вто. рой и "единиц" в остальные разряды и т.д. Через В циклов заканчивает1б1993

10 ся полный период теста "Бегущей О по разрядам".

Работа устройства при формировании теста "Бегущая 1 по разрядам"

5 аналогична работе при формировании теста "Бегущий 0 по разрядам".

В предлагаемом устройстве примекение блоков формирования тестов

"Шахматный код двойной прямой и обратный" и "Бегущая 0(1) по разрядам" обеспечивает повышение достоверности контроля блоков ОЗУ. Устройство обеспечивает усиление динамических качеств тестовых проверок, 15 позволяет более полно Проверить взаимовлияние ячеек памяти. Особенно эффективно тест "Бегущей 0(1) по разрядам" в процессе регулировки блоков ОЗУ выявляет уровень по20 мех и пригодность выбранного способа электрического монтажа, обеспечивающего устойчивую работу блоков ОЗУ.

Тест "Шахматный код двойной прямой и обратный" обеспечивает провер° 25 ку взаимовлияния ячеек памяти, в которых записаны разряды одного слова, как двухстороннего (гальваническое замыкание), так и одностороннего (полупроводниковая связь).

1161993

Составитель В. Рудаков

Редактор М. Циткина Техред А.Бабинец Корректор А. Тяско

Заказ 3974/53 Тираж 584 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Устройство для контроля блоков оперативной памяти Устройство для контроля блоков оперативной памяти Устройство для контроля блоков оперативной памяти Устройство для контроля блоков оперативной памяти Устройство для контроля блоков оперативной памяти Устройство для контроля блоков оперативной памяти Устройство для контроля блоков оперативной памяти 

 

Похожие патенты:

Изобретение относится к импульсной технике и может быть использовано в устройствах вычислительной техники и системах управления

Изобретение относится к вычислительной технике, в частности, к устройствам хранения информации, и может найти приме нение в специализированных системах хранения и обработки изображений, в ассоциативных параллельных процессорах при решении информационно-логических задач, задач поиска и сортировки данных, в устройствах обработки сигналов в реальном масштабе времени

Изобретение относится к полупроводниковому запоминающему устройству, содержащему схему обнаружения и исправления множественных ошибок

Изобретение относится к способам записи в энергонезависимую память и может быть использовано в приборах, осуществляющих хранение и обновление оперативной информации в процессе своей работы

Изобретение относится к устройствам тестирования электронных элементарных схем и групповых линий соединений

Изобретение относится к средствам для программирования/стирания электрически стираемых программируемых полупроводниковых постоянных запоминающих устройств

Изобретение относится к области автоматики и вычислительной техники

Изобретение относится к электронным запоминающим устройствам (ЗУ) с электрически программируемыми ячейками

 

Наверх