Устройство для преобразования виртуального адреса в реальный адрес

 

1. УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ВИРТУАЛЬНОГО АДРЕСА В РЕАЛЬНЫЙ АДРЕС, содержащее центральную память, узел базовых регистров и сумматор, регистр виртуального адреса , регистр номера функционального блока, регистр адреса информации, регистр команд, регистр данных, два дешифратора команд и линию задержки, вход которой соединен с выходом первого дешифратора команд, группа входов которого соединена с группой выходов регистра команд и с группой входов второго дешифратора команд, первая группа входов коммутатора соединена с группой выходов узла базовых регистров, вторая группа входов сумматора соединенас первой группой выходов регистра виртуального адреса, группа адресных входов узла базовых регистров соединена с второй группой выходов регистра виртуального адреса, отличающее с я тем, что,с целью повышения быстродействия, оно содержит блок формирования сигнала подтверждения, регистр предварительного адреса, две группы элементов И, группу элементов НЕ и блок управления доступом, содержащим две линии задержки, два элемента НЕ, два триггера, два элемента ИЛИ, четыре элемента И и мультиплексор причём группа адресных входов блока формирования сигнала подтверждения соединена с второй группой выходов регистра виртуального адреса, вход форсирования блока формирования сигнала подтверждения соединен с выходом второго дешифратора , управляющий вход блока формирования сигнала подтверждения соединен с выходом первого элеменСЛ та И блока управления доступом, вход первого элемента НЕ которого соединен с выходом блока формирования сигнала подтверждения, первая группа входов данных мультиплексора блока управления доступом соединена с группой выходов сумматора , вторая группа входов данных сумматора блока управления доступом соединена с группой выходов регистра предварительного адреса, группа выходов данных мультиплексора блока управления доступом соединена с группой адресных входов центральной памяти, вход первой линии задержки блока управления доступом соединен с выходом первого дешифратора , вход второй линии задержки блока управления доступом соединен с первым входом второго элемента И блока управления доступом и с выходом линии задержки, выходы третьего элемента И и первого триггера блока управления доступом соединены

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ .

РЕСПУБЛИК (19) (11) 4(5l) С 06 F 9 36

ГОСУДАРСТВЕННЫЙ НОМИТЕТ ССС (21) 2786748/24-24 (22) 16.07. 79 (31) 7821403 (32) 19.07. 78 (33) Франция (46) 15.06.85. Бюл. У 22 (72) Жак Мари Аллэн, Даниель Куртель, Жан-Луи Жубер и Жан-Пьер Видонн (Франция) (71) Ле Матерьель Телефоник (Франция) (53) 681.325 (088.8) (56) 1. Авторское свидетельство СССР:

И 903878, кл. С 06 F 9/36, 1980.

2. Патент Франции В 7706858, кл.С 06 F 13/00,опублик.1977(прототип). (54)(57) 1. УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ ВИРТУАЛЬНОГО АДРЕСА В РЕАЛЬНЫЙ АДРЕС, содержащее центральную намять, узел базовых регистров и сумматор, регистр виртуального адреса, регистр номера функционального блока, регистр адреса информации, регистр команд, регистр данных, два дешифратора команд и линию задержки, вход которой соединен с выходом перного дешифратора команд, группа входов которого соединена с группой выходов регистра команд и с группой входов второго дешифратора команд, первая группа входов коммутатора соединена с группой выходов узча базовых регистров, вторая группа входов сумматора соединена.. с первой группой выходов регистра виртуального адреса, группа адресных входов узла базовых регистров соединена с второй группой выходов регистра виртуального адреса, о т JI и ч а ю щ ее с я тем, что,с целью повышения быстродействия, оно содержит блок форьп рования сигнала подтверждения, регистр предварительного адреса, две группы элементов И, группу элементов НЕ и блок управления доступом, содержащим две линии задержки, два элемента НЕ, два триггера, два элемента ИЛИ, четыре элемента И и мультиплексор, причем группа адресных входов блока формирования сигнала подтверждения соединена с второй группой выходов регистра виртуального адреса, вход форсирования блока формирования сигнала подтверждения соединен с выходом второго дешифратора, управляющий вход блока формирования сигнала подтверждения соединен с выходом первого элемента И блока управления доступом, вход первого элемента НЕ. которого соединен с выходом блока формирования сигнала подтверждения, первая группа входов данных мультиплексора блока управления доступом соединена с группой выходов сумматора, вторая группа входов данных сумматора блока управления доступом соединена с группой выходов регистра предварительного адреса, группа выходов данных мультиплексора блока управления доступом соединена с группой адресных входов центральной памяти, вход первой линии задержки блока управления. доступом соединен с выходом первого дешифратора, вход второй линии задержки блока управления доступом соединен с первым входом второго элемента И блока управления доступом и с выходом линии задержки, выходы третьего элемента И и первого триггера блока управления доступом соединены

11б2377 соответственно с управляющими входами узла базовых регистров и центральной памяти,. выход второго элемента И блока управления доступом соединен с первыми входами эле-, ментов И первой группы и через элементы НЕ группы - с первыми входами элементов И второй группы, первая, вторая и третья группы входов регистра предварительного адреса соединены соответственно с группами выходов регистра адреса информации, регистра номера функционального блока и второй группой выходов регистра виртуального адреса, вторые входы элементов И первой и второй групп соединены с соответствующими выходами центральной памяти, выходы элементов И первой группы соединены с соответствующими входами регистра данных, выходы элементов И второй группы соединены с соответствующими входами данных узла базовых регистров, вход логической "единицы" блока формирования сигнала подтверждения соединен с входом логической "единицы" устройства, а в блоке управления доступом выход первого элемента BE соединен с J --входом второго триггера, тактовый вход которого соединен с первым выходом первой линии задержки, второй и третий выходы которой соединены соответственно с первыми входами первого элемента ИЛИ и четвертого элемента И, выход второго триггера соединен с вторым входом четвертого элемента И, первыми входами первого и третьего элементов И, второго элемента ИЛИ и через второй элемент HE — с вторым входом второго элемента И, первый

Изобретение относится к устройствам для преобразования виртуального адреса в реальный адрес.

Под виртуальным адресом подразумевается адрес, который содержится в команде программы и который следует видоизменить для получения доступа к информации, выраженной выход второй линии задержки соеди" .нен с вторым входом первого элемента И, второй выход второй линии задержки соединен с входом форсирования второго триггера, вторыми входами второго элемента ИЛИ и первого элемента И, третий выход второй линии задержки соединен с вторым .входом первого элемента ИЛИ, выходы первого и второго элементов ИЛИ соединены соответственно с тактовым входом и входом форсирования первого тоиггера. выход четвертого элемента И соединен с управляющим входом мультиплексора, К -вход второго триггера и З -вход первого триггера соединены соответственно с входами логического "нуля" и логической "единицы" устройства.

2. Устройство по п.1, о т л sч а ю щ е е с я тем, что блок формирования сигнала подтверждения содержит деюифратор, группу элементов И, группу триггеров и мультиплексор,причем группа адресных входов блока сое" динена с группой входов дешифратора и группой управляющих входов мульти- . плексора, выход которого является выходом блока, выходы триггеров группы соединены с соответствующимы информационными входами мультиплексора, выходы элементов И группы соединены с тактовыми входами триггеров группы, входы форсирования которьж соединены с входом форсирования блока, управляющий вход которого соединен с нервичи входами элементов И груп..пы, вторые входы которых соединены с соответствующими выходами дещифратора, вход логической "единицы" . блока соединен с входом дещифратора и Э -входами триггеров группы. словом в цЕнтральной памяти, в то время как при использовании. реального адреса обеспечивается непосредственный доступ.

Под центральной памятью подразумевается запоминающее устройство, в котором в отличие от вспомогательной памяти содержится информация, к

11623 з которой имеется непосредственный доступ от центрального блока вычислительного устройства.

Известно устройство для динамического преобразования адресов, со- держащее три регистра, четыре блока памяти, три схемы сравнения, коммутатор, генератор, блок управления, элементы И, ИЛИ (1) .

Недостаток устройства — низкое 1О быстродействие.

Наиболее близким к изобретению является устройство преобразования виртуального адреса в реальный адрес для системы обработки данных в реальном времени, в котором программы распределены по пронумерованным функциональным группам,причем каждая функциональная группа в свою очередь разделена на сегменты, определяемые таким же количеством дескрипторов 2 .

Метод разделения программы на сегменты или сегментации позволяет уменьшить габариты центральной памяти, производя загрузку в заданный момент лишь сегмента центральной памяти, программу которого необходимо использовать в заданный момент.

В известном устройстве преобразования используется регистр. номера функциональной группы, таблица дескрипторов сегментов, локализованная в центральной памяти системы обработки данных, и регистры, называемые "базовымй", каждый из которых предназначен для хранения дескриптора сегментов, причем система названных регистров служит для хранения дескрипторов сегментов, необходимых для функциональной группы..

Недостаток данного устройства обусловлен относительно высоким временем выполнения операции.

Цель изобретения — повышение быстродействия.

Поставленная цель достигается тем, что устройство для преобразования виртуального адреса в реальный адрес, содержащее центральную память, узел базовых регистров и сумматор, регистр виртуального адреса, регистр номера функционального бпока, регистр адреса информации, регистр команд, регистр данных, два дешифратора команд и линию задержки, вход которой соединен с

77 4 выходом первого дешифратора команд, группа входов которого соединена с

Группой выходов регистра команд и с группой входов второго дешифратора команд, первая группа входов сумматора соединена с группой выходов узла базовых регистров, вторая группа входов сумматора соединена с первой группой выходов регистра виртуального адреса, группа адресных входов узла базовых регистров соединена с второй группой выходов регистра виртуального адреса, содержит блок формирования сигнала подтверждения, регистр предварительного адреса, две группы элементов И,группу элементов НЕ и блок управления. доступом, содержапр м две линии задержки, два элемента НЕ, два триггера, два элемента ИЛИ, четыре элемента И, мультиплексор, причем группа адресных входов блока формирования сигнала подверждения соединена с второй группой выходов регистра виртуального адреса, вход форсирования блока формирования сигнала подтверждения соединен с выходом второго дешифратора, управляющий вход блока формирования сигнала подтверждения соединен с выходом первого элемента И блока управления доступом, вход первого элемента НЕ которого соединен с выходом блока формирования сигнала подтверждения, первая группа входов данных мультиплексора блока управления доступои соединена с группой выходов сумматора, вторая группа входов данных сумматора блока управления доступом соединена с группой выходов регистра предварительного адреса, группа выходов данных мультиплексора блока управления доступом соединена с группой адресных входов центральной памяти, вход первой линии задержки блока управления доступом соединен с выходом первого дешифратора, вход второй линии задержки блока управления доступом соединен с первым входои второго элемента И блока управления доступом и с выходом линии задержки, выходы третьего элемента И и первого триггера блока управления доступом соединены соответственно с управляющими входами узла базовых регистров и центральной памяти, выход второго элемента И блока управления доступом соединен с первыми входами элементов И первой rðóïïû и через элемен-. "

1162377 ты НЕ группы — с первыми входами элементов И второй группы, первая, вторая и третья группы входов регистра предварительного адреса соединены соответственно с группами выходов 5 регистра адреса информации, регистра номера функционального блока и второй группой выходов регистра виртуального адреса, вторые входы элементов И первой и второй групп соединены с соответствующими выходами центральной памяти, выходы элементов И первой группы соединены с соответствующими входами регистра дан-; ных, выходы элементов И второй группы соединены с соответствующими входами данных узла базовых регистров, вход логической "единицы" блока формирования сигнала подтвержденж соединен с входом логической "еди- Я ницы" устройства, а в блоке управления доступом выход первого эле-мента НЕ соединен с 3 -входом второго триггера, тактовый вход которого соединен с первым входом пер- 25 вой линии задержки, второй и третий выходы которой соединены соответственно с первыми входами первого элемента ИЛИ и четвертого элемента И, выход второго триггера 36 соединен с вторым входом четвертого элемента И, первыми входами первого и третьего элементов И, второго элемента ИЛИ и через второй элемент НŠ— с вторым входом второго элемента И, первый выход второй линии задержки соединен с вторым входом первого элемента И, второй выход второй линии задержки соединен с входом форсирования второ- © го триггера, вторыми входами второго элемента ИЛИ и первого элемента И, третий выход второй линии . задержки соединен с вторым входом первого элемента ИЛИ, выходы первого и второго элементов ИЛИ соединены соответственно с тактовым входом и входом форсирования первого триггера, выход четвертого элемента И сбединен с управляющим входом мультиплексора, К -вход второго триггера и 3 -вход первого триггера соединены соответственно с входами логического "нуля" и логической

"единицы" устройства.

Кроме того, блок формирования сигнала подтверждения содержит дешифратор, группу элементов И, группу триггеров н мультиплексор,причем группа адресных входов блока соединена с группой входов дешифратора и группой управляющих входов мультиплексора, выход которого является выходом блока, выходы триггеров группы соединены с соответствующими информационными входами мультиплексора, выходы элементов И группы соединены с тактовыми входами триггеров группы, входы форсирования которых соединены с входом форсирования блока, управляющий вход которого соединен с первыми входами элементов И группы, вторые входы которых соединены с соответствующими выходами дешифратора, вход логической "единицы" блока соединен с входом дешифратора и -входами триггеров группы.

На фиг.1 представлена блок-схема устройства; на фнг.2 — то же,блока формирования сигнала подтверждения, на фиг.3 — то же, блока управления доступом.

Устройство содержит преобразователь 1 адреса, центральный блок 2, центральную память 3, узел 4 базовых регистров, сумматор 5, регистр 6 предварительного адреса, таблицу 7 дескрипторов сегментов, формирователь 8 команды обозначения базовых регистров, блок 9 формирования сигнала подтверждения, блок 10 управления доступом, регистр 11 виртуального адреса, регистр 12 номера функционального блока, регистр 13 адреса информации, второй дешифратор 14, регистр 15 данных, регистр 16 команд, первый дешифратор 17, линию задержки IS, первую и вторую группу элементов И 19, 20, группу элементов НЕ 21.

Блок 9 содержит дешифратор 22, группу элементов И 23, группу триггеров 24 и мультиплексор 25.

Блок 10 содержит две линии задержки 26 и 27, два элемента НЕ 28 и 29, два триггера 30 и 31, два элемента ИЛИ 32 и 33, четыре элемента И

34-37 и мультиплексор 38, схему 39 обнаружения подтверждения дескриптора сегмента, схему 40 запуска доступа к центральной памяти и схему 41 подтверждения данных, входную клемму 42, выходные клеммы 43, 44 и 45, входную клемму 46, выходные клеммы

47 — 49.

1 162377

Преобразователь 1 адреса содержит узел 4, в который поступает на хранение частичная таблица дескрипторов сегментов функциональной группы в процессе выполнения, сумматор 5, служащий. для формирования реального адреса, т.е. адреса центральной памя- . ти во время нормального доступа в процессе выполнения команды, и регистр 6 ля формирования предвари- ° 10 тельного. адреса, т.е. адреса центральной памяти во время предварительного доступа к таблице дескрип" торов сегментов 7, находящейся в центральной памяти. f5

Согласно изобретению преобразователь 1 адреса содержит также формирователь 8 команды обозначения базовых регистров, который в свою очередь содержит блок 9, в .котором . 20 находится таблица Индикаторов подтверждения по отношению к функциональной группе в процессе выполне- ния дескрипторов сегментов, содержащихся в базовых регистрах, и блок 10 35 управления доступом к центральной памяти, позволяющий управлять либо нормальным доступом, либо предвари тельным доступом к таблице дескрип" торов сегмейтов, эа которым следует Зй нормальный доступ в зависимости от того, присутствует или нет в базовых регистрах дескриптор сегмента, опре" деленный в команде в процессе ее выполнения. с

Виртуальный адрес поступает от одного из регистров 11 виртуаль-. ного адреса 11, находящегося в центральном блоке. Этот регистр со" держит номер сегмента в процессе выполнения (двоичные элементы Sq-S4,) и смещение внутри этого сегмента (двоичкые элементы NL NL>). Код операции команды (двоичные элемен . ты ОР„ -ОР ) поступает из регистра

16 команды, находящегося в центральном блоке. Номер функциональной группы в процессе выполнения (двоичные элементы E -Eq) поступает as регистра 12 номера функциональной > группы, находящегося в центральном блоке. Начальный адрес таблицы дескрипторов сегментов (двоичные элементы Ва -Ва) поступает из регистра 13, находящегося в центральном блоке.

Э

В выражении "в процессе выпол нения термин выполнение йодразу" мевает все операции, асуществлчемые начиная с загрузки команды в регистр управления. Сумматор 5 формлруе г реальный адрес (двоичные элементы

ARg — AR > ), начиная с дескриптора сегмента (двоичные элементы BS o-BS<), поступающего из базовых регистров, и смещение в сегменте (двоичные элементы NLo-NL ), вырабатываемого регистром 11. Регистр Ь формирует предварительный адрес (двоичные элементы AP„> AP> ) путем размещения рядом номера сегмента, номера функ- циональной группы и начального адреса табпицы дескрипторов сегментов.

Число двоичных элементов для кодирования различных сигналов выбрано лишь в качестве примера более наглядной иллюстрации изобретения ° Возможно любое изменение этого числа, не выходящее за рамки изобретения.

Если код операции команды указы-. вает на команду, отлимную от команды изменений функциональной группы; то центральный блок посылает сигнал

DM запроса о доступе к центральной памяти в блок 10. В блоке 1О должна прежде всего произойти проверка, присутствует ли в базовых регистрах дескриптор в процессе выполнения.

Для этого номер сегмента в процессе выполнения подается на вход блока 9, который в этом случае выдает в блок

10 сигнал VDS подтверждения дескретного сегмента.

Если сигнал VDS указывает, что дескриптор сегмента в процессе выполнения присутствует в базовых регистрах, т.е. если имеется подтверждение этого цескриптора, то выдается команда нормального доступа.Для зто го номер сегмента в процессе выполнения подается на вход базовых регистров, которые в этом случае выдают основание дескриптора в сумматор 5. Блок 10, в который поступают реальный адрес и предварительный адрес, в этом случае выбирает реальный адрес и посылает сигнал DCM запуска допуска в центральную память.

Адрес центральной памяти (двоичные элементы АИ -АМ ) равен реальному адресу, при этом данные, считываемые с реальной памяти (двоичные элементы

DOME-D0M>< ), могут учитываться центральным блоком. Для этого сигнал RM ответа памяти, посылаемый центральной памятью в блок 10, преобразует-, ся блоком 10 в сигнал РЧ подтвержде1162377

Схема считывания с таблицы индикаторов подтверждения образована мультиплексором 25 считывания, имею- 50 щим 32 входа, соединенйых с выходами О индикаторных триггеров,причем названный мультиплексор управляется номером сегмента в процессе выполнения (двоичные элементы . 55

S -S ) . Выходной сигнал VDS мультиплексора 25 ранен сигналу, выдавае-: мому тем индикаторным триггером,нония данных, поступающих в центральный блок.

И наоборот, если сигнал VDS указывает, что дескриптор сегмента в процессе выполнения не присутствует в базовых регистрах, то подается команда предварительного доступа к таблице дескрипторов сегментов.

Для этого блок 10 выбирает предварительный адрес и посылает в централь в 10 ную память сигнал ПСМ запуска доступа в центральную память, Адрес центральной памяти равен предварительному адресу, и блок 10 запрещает подачу сигнала DV к центральному t5 блоку и управляет записями данных

D0Ho — D0Myg в базовые регистры путем подачи в базовые регистры сигнала

ERB управления записью в базовых регистрах. Затем блок 10 посылает 2О в блок 9 сигнал EIV управления записью в таблице индикаторов подтверждения. Названный сигнал предназначен для изменения состояния индикатора подтверждения дескриптора 25 сегмента в процессе выполнения. В этом случае может осуществляться управление реальным доступом, и операция происходит так же, как уже описано.

Если код операции команды указы— вает на одну из команд изменения функциональной группы, то дешифратор кода операции вызывает изменение состояния системы индикаторов подтверждения блока 9 посредством

35 сигнала ETIV, при этом меняетс содержание регистра 12 номера функциональной группы.

Согласно фиг.1 номер сегмента кодируется при помощи пяти двоичных элементов (So-S ). В этом случае максимальное число и сегментов функциональной группы равно 32, а таблица индикаторов подтверждения (фиг.2) содержит 32 индикаторных

45 триггера BIo+BI> D-типа °

I мер которого совпадает с номером сегмента.

На входах Пп инцикаторных триггеров 30 поддерживается логический уровень "единица".

Схема записи индикаторных триггеров образована группой из 32-х элементов И Ро+Р, причем один вход каждого из этих элементов питается сигналом EIV управления записью в таблице индикаторов подтверждения, а выход соединен с входом СК тактоваго устройства одного из индикаторных триггеров. На одном входе дешифратора 22 поддерживается логический уровень единица, причем названный дешифратор управляется двоичными элементами So+S+. Ha вход CL форсирования 32-х индикаторных триггеров с логическим уровнем "нуль" поступает сигнал ETIV с выхода дешифратора 14.

При получении запроса о доступе сигнала DM к центральной памяти блок 10 проверяет сигнал UDS. Если сигнал VDS имеет логический уровень

"единица", это означает, что в базовых регистрах присутствует дескриптор сегмента .в процессе выполнения, в этом случае может осуществляться нормальный доступ. Если сигнал VDS имеет логический уровень "нуль", то блок 10 подает команду о предварительном доступе к таблице дескрипторов сегментов и в случае, если дескриптор присутствует в базовых регистрах, посыпает сигнал EIV с логическим уровнем "единица" в таблицу индикаторов подтверждения. В этом случае названный сигнал EIV, воздействуя совместно с дешифратором 22; позволяет активизировать тот индикаторный триггер, номер которого соответствует номеру сегмента в процесге выполнения, т.е. выход 0 этого триггера переходит на логический уровень "единица".

Иэ фиг,3 видно, что блок управления доступом содержит мультиплексор 38 адресации центральной памяти, формирователь последовательности, образованный первой линией задержки

26 и второй линией задержки 27, схему 39 обнаружения подтверждения дескриптора сегмента, элемент И 37 управления мультиплексором 38, элемент И 36 управления записью в базовых регистрах, элемент И 34 управле1162377 ния записью в таблице индикаторов подтверждения, схему 40 запуска доступа к центральной памяти и схему 41 подтверждения данных, считываемых с центральной памяти. 5

Первая линия задержки 36 оборудована: входной клеммой 42, которая является первой входной клеммой формирователя последовательности, на эту клемму подается сигнал DM запро- 10 са о доступе к центральной памяти, выходной клеммой 43, которая является первой выходной клеммой формирователя последовательности и с которой снимается первый выходной сиг" 13 нал Т формирователя последовательности, выходной клеммой 44, которая является второй выходной клеммой формирователя последовательности и с которой снимается второй выходной ур сигнал Т формирователя последовательности; выходной клеммой 45, которая является третьей выходной клеммой формирователя последовательности и с которой снимается третий выход- 23 ной сигнал Т формирователя последовательности.

Вторая линия задержки 27 оборудована: входной клеммой 46, которая является второй входной клеммой фор- З0 мирователя последовательности и на которую подается сигнал ВМ ответа центральной памяти; выходной клеммой 47, которая является четвертой выходной клеммой формирователя последовательности и с которой снимается четвертый выходной сигнал Т+ формирователя последовательности; выходной клеммой 48, которая является пятой выходной клеммой формирователя последовательности и с которой снимается пятый выходной сигнал Т формирователя последовательности; выходной клеммой 49, которая является шестой выходной клеммой формирователя последовательности, и с которой снимается шестой выходной сигнал формирователя последовательности.

Схема 39 обнаружения подтверждения образована триггером 30 обнару-. жения подтверждения 3 К-типа, на вход .

5 которого поступает сигнал VDS,èíвертированный элементом НЕ 28, при этом на входе К названного триггера поддерживается логический уровень "нуль", на вход CL форсирования триггера, .на котором поддерживается логический уровень "нуль", поступает пятый выходной сигнал Тю формирователя последовательности, на тактовый вход СК поступает первый выходной сигнал Т формирователя последовательности, а с Выкода g снимается сигнал DTV обнаружения подтверждения.

Входные сигналы мультиплексора

38 образованы, с одной стороны, реальным адресом (двоичные элементы AR -AR ), выдаваемым сумматором 5, и, с другой стороны, предварительным адресом (двоичные элементы AR< -AR>< ), выдаваемым регистром 6. Под воздействием сигнала.

SAD выдаваемого элементом И 37, мультиплексор 38 вырабатывает сиг †. нал адреса центральной памяти (двоичные элементы ЛМ -ЛМ q).

Схема 40 запуска доступа к центральной памяти образована триггером 31 запуска D-типа, на входе 0 которого поддерживается логический уровень "единица", на тактовый вход CK которого поступает выходной сигнал с элемента ИЛИ 32 между вторым и шестым выходными сигналамн формирователя последовательности, на вход CL форсирования названного триггера с логическим уровнем

"нуль" поступает выходной сигнал с элемента ИЛИ 33 между сигналом DTV

H BRTblM BblxoJJHblM cHFHBJIoM T5 формирователя последовательности, а с выхода Я триггера снимается сигнал

DCN запуска доступа к центральной памяти.

Схема 41 подтверждения данных, считываемых с центральной памяти, образована элементом И 35 между сигналом RM, поступающим на вторую входную клемму формирователя последовательности, и сигналом RN, инвертируемым элементом НЕ 29. !

В ответ на первый входной импульс формирователя последовательности, т. е. на запрос о доступе в центральную память, поступающий от центрального блока, сигналы Т4, Т и Т> представляют собой соответственно первый, второй и третий выходные импульсы формирователя последовательности, которые следуют с задержкой по отношению один к другому и по отношению к третьему выходному импульсу формирователя последовательности, причем время задержки определяется первой линией задержки 26. Первый импульс форми11623 рователя последовательности активи- зирует триггер 30 обнаружения под"тверждения, Ф

Если дескриптор сегмента в процессе выполнения не присутствует в базовых регистрах, т.е. если сигнал

VDS находится на логическом уровне

"нуль", то сигнал DTU переходит на логический уровень "единица".

При появлении на,выходе формирователя последовательности второго выходного импульса активизируется триг- . гер 31 запуска доступа к памяти, благодаря чему запускается предвари13 тельный доступ к таблице,дескриптотров сегментов с предварительным адресом, выдаваемым мультиплексором

38 в ответ на третий выходной импульс формирователя последовательности. После осуществления предваритель20 ного доступа сигнал PM ответа памяти представляет собой импульс, являющийся вторым входным импульсом формирователя последовательности.

Вследствие того, что сигнал DTV На-ходится на логическом уровне "едини" ца", схема 41 подтверждения запрещает передачу сигнала DV к центральному блоку. В ответ на этот второй входной импульс поступают сигналы

Tq Tg H Тп, которые являются сооТ ветственно четвертым, пятым и шестым выходными импульсами формирователя последовательности, следующие с задержкой один относительно ppyroro и 3t относительно второго выходного импульса, причем длительность задержки спределяется второй линией задержки 27. При поступлении четвертого выходного импульса от формирователя 46 последовательности сигнал ЕТ является активным и управляет записью дескриптора в базовых регистрах При поступлении пятого выходного импульса от формирователя последователь- . ности сигнал ЕХЧ является активным и управляет переходам индикатора подтверждения дескриптора на логический уровень "единица". В то же вре" мя при поступлении пятого выходного импульса от формирователя последова- тельности сигнал DTV переходит к логическому уравнк "нуль". При шестам выходном импульсе формирователя последовательности триггер 31 запуска 5$ активизирован, благодаря чему запускается нормальный доступ к центральной памяти с реальным адресом, 77 14 вырабатываемым мультиплексором 38.

После осуществления реального доступа сигнал PM представляет собой импульс. Вследствие того, что сигнал

DTV находится на логическом уровне "нуль", схема 41 подтвержде. ния управляет подачей сигнала DU к, I центральному блоку.

Если дескриптор сегмента в процессе выполнения присутствует в базовых регистрах, т.е. сигнал DTV находится на логическом уровне "единица", то при первом выходном импульсе формирователя последовательности сигнал ОТ7 остается на логическом уровне "нуль",. При втором выходном импульсе формирователя последовательности активизируется триггер 31 запуска, благодаря чему

I происходит запуск нормального доступа с реальным адресом, вырабатываемым мультиплексором 38. Вследствие того, что сигнал DTU находится на логическом уровне "нуль"., когда осу— ществляется нормальный допуск, схема

41 подтверждения запускает подачу

Сигнала .к центральному блоку.

Таким образом, видна, что обозначение базовых регистров осуществля" ется автоматически, т.е. без вмешательства программиста, так как формирователь команды обозначения базовых регистров полностью выполнен на каблированных логических схемах. С другой стороны, видна, что названное обозначение базовых регистров осуществляется по запросу посредством индикаторной таблицы подтверждения, т.е. по мере необходимости, в отличие от постоянного обозначения, Фак как дескрипторы сегментов, не используемые в одной и той же функциональной группе, не поступают s базовые регистры. Таким образом,скорость обработки данных, достигаемая благодаря использованию такага устройства обозначения базовых регистров,намнога выше скарости,достигае,мой при использовании программы-сylпервизара

Автоматическое обозначение, осуществляемое, кроме того, по запросу, может также производится при использовании автоматического coc"" тавителя микропрограмм вместо каблированной автоматической установки.

1162377

Фиг. E

1162377

11á3377

Tg 72 Tj

Составитель Г. Пономарева

Техред Л.Микеа Корректор С. Шекмар

Редактор М. Келемещ

Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рауаская наб., д. 4/5

Заказ 3978/57

Филиал ППП "Патент", г. Ужгород, ул. Проектная,4