Устройство таймеров

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (!9) ((! I

4(5(> G 04 С 23 00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 3601859/24-10 (22) 01.06.83, (46) 23,06.85. Бюл. У 23 (72) А.И.Никитин и В.П.Нелипа (53) 681.11(088,8) (56) 1. Процессор ЕС 2035 !3.055.044

Техническая документация..

2. Процессор ЕС 2060 53.057.006.

Т01. Техническое описание, с.162184 (прототип). (54)(57) УСТРОЙСТВО ТАЙИЕРОВ, содержащее блок памяти, сумматор часов, сумматор таймера процессора, коммутатор часов, коммутатор таймера процессора, формирователь запроса на прерывание от компаратора, триггер запроса на прерывание от таймера процессора, коммутатор блока сдвигающих регистров, причем выходы суммато. ра часов и сумматора таймера процес-. сора соединены соответственно с первыми информационными входами коммутатора часов и коммутатора таймера процессора, выходы которых соединены соответственно с первым и вто-, рым информационными входами блока памяти, выходы формирователя запроса на прерывание от компаратора и триггера запроса на прерывание от таймера процессора являются двумя выходами устройства, о т л и ч а— ю щ е е с я тем, что, с целью упрощения устройства при обеспечении возможности различных режимов работы, в него введены блок сдвигающих регистров, счетчик адреса, дешифратор адреса и счетчик коррекции, вход константы коррекции которого является входом устройства, вход переноса соединен с выходом переноса счетчика адреса, с первым управляющим входом формирователя запроса на прерывание от компаратора и с управляющим входом триггера запроса на прерывание от таймера про-. цессора, а выход переноса — с входом коэффициента пересчета счетчика адреса, адресный выход которого соединен с адресным, входом, бпока памяти и входом дешифратора адреса, выход которого является выходом устройства и соединен с управляющими входами сумматора часов, сумматора таймера процессора, с вторым управляющим входом формчрователя запроса на прерывание от компаратора первый информационный вход которого соеди-. нен с первым информационным выходом блока памяти, с информационным входом сумматора часов и первым информационным входом коммутатора блока сдвигающих регистров, а второй информационный вход — с вторым информационным входом коммутора блока сдвигающих регистров и с вторым информационным выходом блока памяти, третий информационный вход которого соединен с информационным входом триггера запроса на прерывание от таймера процессора с информационным входом сумматора таймера процессора и с третьим информационным входом коммутатора блока сдвигающих регистров, выход которого соединен с первым информационным входо(блока сдвигающих регистров, второй информационный вход которого является входом устройства, а первый выход— информационным выходом устройства, при этом второй выход блока сдвигаю11 щих регистров соединен с третьим информационным входом блока памяти и вторыми информационными входами коммутатора часов и коммутатора таймера процессора, управляющий вход блока памяти является управляющим входом

63309 устройства и соединен с управляющими входами блока сдвигающих регистров, коммутатора часов, коммутатора таймера процессора, коммутатора блока сдвигающих регистров.

Изобретение относится к вычислительной технике и может быть использовано в составе средств отсчета времени 3ВМ.

Известно устройство таймеров в

ЭВМ EC 1035, содержащее регистры часов, компаратора и таймера процессора, сумматоры часов и таймера процессора, формирователи запроса на прерывание от компаратора и 1О таймера процессора, в котором пересчет информации, таймеров осуществляется параллельным способом на сумматоре, разрядность которого совпадает с разрядностью информации (1) . 15

Такое устройство имеет большое быстродействие, однако требует больших затрат оборудования.

Наиболее близким к изобретению является устройство таймеров в ЭВМ 2О

EC 1060, содержащее блок памяти, включающий регистры часов, компаратора и таймера процессора, выходные селекторы часов, компаратора и таймера процессора, причем выход 25 регистра часов блока памяти соединен с входом выходного селектора часов и первым входом выходного селектора устройства таймеров; выход выходного селектора часов соединен с 30 входом сумматора. часов, выход которого соединен с первым BxG vM формирователя запросов на прерывание от компаратора и с первым входом вход ного селектора часов, выход которого соединен с в одом регистра часов блока памяти, выход регистра таймера процессора блока памяти соединен с входом выходного селектора таймера процессора, вторпм входом выходного селектора устройства таймеров и входом триггера запроса на прерывание от таймера процессора, выход которого подключен к выходу устройства, выход выходного селектора таймера процессора является входом устройства, выхоД выходного селектора таймера процессора соединен с входом сумматора таймера процессора, выход которого соединен с первым входом входного селектора таймера процессора, выход входного селектора таймера проI цессора соединен с входом регистра таймера процессора блока памяти, выход регистра компаратора блока па» мяти соединен с входом выходного селектора компаратора и третьим входом выходного селектора устройства таймеров, выход которого является выходом устройства; выход выходного селектора компаратора соединен с входом выходного регистра компаратора, выход которого соединен с вторым входом формирователя запросов на прерывание от компаратора; выход формиI рователя запросов на прерывание от компаратора является выходом устройства, вторые входы входных. селекторов часов и таймера процессора соединены с входом регистра компаратора блока памяти и являются входом усчройства таймеров, В известном устройстве реализован последовательнопараллельный способ обработки информации таймера — пересчет 52-х разрядов информации часов и таймера процессора ведется частями по 16 разрядов. Работа устройства в составе ЭВМ осуществляется от автономного высокостабильного генератора (2) .

К недостаткам известного устройства следует отнести его сложность

7 обусловленную наличием в нем специального генератора, несинхронного по отношению к тактовой частоте ЭВМ, что в свою очередь требует введения дополнительных средств, обеспечива1163

3 юпрг.. синхронную работу устройства таймеров н 3ВМ, а также недостаточ-— ную универсальность устройства в связи с тем, что информация часов и; таймера процессора обрабатывается только по 16 разрядов, уменьшение степени параллельности обработки информации таймеров вызывает усложнение устройства.

Цель изобретения — упрощение уст- 10 ройства при обеспечении возможности различных режимов работы, Поставленная цель достигается тем, что в устройство таймеров, содержащее, блок памяти, сумматор 15 часов, сумматор таймера процессора, коммутатор часов, коммутатор таймера процессора, формирователь запроса на прерывание от компаратора, триггер запроса на прерывание от таймера процессора, коммутатор блока сдвигающих регистров, причем выходы сумматора часов и сумматора таймера процессора соединены соответственно спервыми информационными ,входами коммутатора часов и коммутатора таймера процессора, выходы которых соединены соответственно с первым и вторым информационными входами блока памяти, выходы формирователя запроса на прерывание от компаратора и триггера запроса на прерывание от таймера процессора являются двумя выходами устройства, введены блок сдвигающих регистров, с ;етчик адреса, дешифратор адреса и счетчик коррекции, вход константы коррекции которого является входом устройства, вход переноса соединен с выхо-, дом переноса счетчика адреса, с первым управляющим входом формиро- 40 вателя запроса на прерывание от компаратора и с управляющим входом триггера запроса на прерывание от таймера процессора, а выход переноса — с входом коэффициента перес- + чета счетчика адреса, адресный выход которого соединен с адресным входом блока памяти и с входом дешифратора адреса„ выход которого является выходом устройства и соединен с управляющими входами сумматора часов, сумматора таймера процессора, с вторым управляющим входом формирователя запроса на прерывание от компаратора, первый информационный вход которого соединен с первым информационным выходом блока памяти, с информационным входом сумматора ча-

309 сов и с первым информационным входом коммутатора блока сдвигающих регистров, а второй информационный вход — с вторым информационным входом коммутатора блока сдвигающих регистров и вторым информационным выходом блока памяти, третий информационный вход которого соединен с информационным входом триггера запроса на прерывание от таймера процессора, с информационным входом сумматора таймера процессора и с третьим информационным входом коммутатора блока сдвигающнх регистров, выход. которого соединен с первым информационным входом блоком сдвигающих регистров, второй информационный вход которого является входом устройства, а первый выход — информационным выходом устройства, при этом второй выход блока сдвигающих регистров соединен с третьим информационным входом блока памяти и вторыми информационными входами коммутатора часов и коммутатора таймера процессора, управляющий вход блока . памяти является управляющим входом устройства и соединен с управляющими входами блока сдвигающих регистров,.коммутатора часов, коммутатора таймера процессора, коммутатора блока сдвигающих регистров.

На фиг.1 представлена структурная схема устройства таймера; на фиг ° 2 — структурная схема блока памяти; на фиг.3 - структурная схема блока сдвигаюпщх регистров; на фиг.4 — структурные схемы сумматора часов (a) и сумматора таймера процессора ®; на фиг.5 — структурная схема формирователя запроса прерываФ ния от компаратора; на фиг.6 — структурная схема коммутатора часов и коммутатора таймера процессора (И ) и структурная схема коммутатора блока сдвигающих регистров (13 ); на фиг.7временная диаграмма работы устройства . таймера.

Устройство таймеров (фиг. 1) содержит блок 1 памяти, блок 2 сдвигающих регистров, счетчик 3 адреса, счетчик

4 коррекции, дешифратор 5 адреса, сумматор 6 часов, сумматор. 7 таймера процессора, коммутатор 8 часов, коммутатор 9 таймера процессора, коммутатор 10 блока сдвигающих регистров, формирователь 11 запроса на прерывание от комйаратора, триггер 12 запро1163309 са на прерывание от таймера процессора, информационный вход 13 параллельного приема, управляющий вход 14 устройства, выход 15 параллельной выдачи информации таймеров, выход 16 5 запроса на прерывание от компаратора, выход 17 запроса на прерывание от таймера процессора, вход 18 константы коррекции, выход 19 дешифратора ад10 реса, сдвиговый информационныи вход

20 последовательного приема, адрес ный вход 21 блока памяти, информационные входы 22-24, и выходы 25-27 блока памяти, выход 28 переноса счетчика 3 адреса. Выходы сумматора 6

15 часов и сумматора 7 таймера процессора соединены соответственно с первыми информационными входами коммутатора

8 часов и коммутатора 9 таймера процессора, выходы которых соединены соответственно с первым и вторым информационными входами блока I памяти, выход формирователя 11 запроса на прерывание от комн является выходом 16 запроса на прерывание от компаратора, выход триггера 12 запроса на прерывание от таймера процессора является выходом 17 запроса на прерывание от таймера процессора, вход 18 константы коррекции 30 счетчика 4 коррекции является входом устройства, вход переноса счетчика коррекции соединен с выходом переноса счетчика 3 адреса, с первым управляющим входом формирователя il за-gg проса на прерывание от компаратора и с управляющим входом триггера 12 запроса на прерывание от таймера процессора, а выход переноса — с входом коэффициента пересчета счетчика 40 . 3 адреса, адресный выход которого соединен с адресным входом блока 1 памяти и с входом дешифратора 5 адреса, выход которого является выходом 19 устройства и соединен с управ-4$ ляющими входами сумматора 6 часов, сумматора 7 таймера процессора, с вторым управляющим входом формирователя 11 запроса на прерывание от компаратора, первый информационный вход которо|о соединен с первым информационным выходом блока 1 памяти, с информационным входом сумматора 6 часов и с первыминформационным входом коммутатора 10 блока сдвигающих 5> регистров, а второй информационный вход — с вторым информационным входом коммутатора 10 блока сдвигающих регистров и с вторым информационным выходом блока 1 памяти, третий информационный выход которого соединен .с информационным входом триггера 12 запроса на прерывание от таймера процессора, с информационным входом сумматора 7 таймера .процессора и с третьим информационным входом коммутатора 10 блока сдвигающих регистров, выход которого соединен с первым информационным входом блока 2 сдвигающих регистров, второй информационный вход которого является входом 13 устройства, а первый выход — с информационным выходом 15 устройства, при этом второй в мод блока 2 сдвигающих регистров соединен с третьим информационным Вко» дом блока l памяти и с вторыми информационными входами коммутатора

8 часов и коммутатора 9 таймера процессора, управляющий вход блока 1

|амяти является управляющим входом

14 устройства и соединен с управляющими входами блока 3 сдвигающих регистров коммутатора я часов, коммутатора 9 таймера процессора, коммутатора 10 блока сдвигающих регистров.

Блок 1 памяти (фиг.2) состоит из и-разрядных сегментов:1.1 асов, 1.2 компаратора и 1.3 таймера процессора. Сегменты имеют общий адресный вход 21. Сегмент 1.2 компа= ратора имеет управляющий вход 14.

Информация часов, компаратора и таймера процессора в соответствующих сегментах 1.1, 1.2 и 1.3 организована в виде m строк по k разрядов. В первой строке, имеющей адрес Адр. 1 располагаются младшие k разрядов (n-k+1)/и, в строке с адресом Адр.2— следующие k разрядов (и-2k+1)/(n-2k+

+k) и т.д. Старшие разряды располагаются в строке с адресом Адр. m.

Блок 2 сдвигающих регистров (фиг,3) содержит k m-разрядных регистров 29.

Сумматор 6 часов (фиг.4а) и сумматор 7 таймера процессора (фиг.4б) содержат элемент ИЛИ 30, k-разряд" ный сумматор 31 на два входа, регистр

32 суммы и регистр 33 переноса. В сумматоре 7 таймера процессора имеется также логический элемент НЕ 34.

Формирователь 11 (фиг.5) запроса на прерывание от компаратора содержит k-разрядную схему 35 сравнения, триггер 36 сравнения, триггер 37

1163309 запроса на прерывание от компаратора1 элемент ИЛИ 38 и элемент НЕ 39.

Коммутатор 8 часов и коммутатор 9 таймера процессора (фиг.бц) содержит элемент HE 40, k-разрядные элементы . 5

И 41 на два входа и элемент ИЛИ 42 на два входа.

Коммутатор 10 блока сдвигающих регистров (фиг.б) содер>кит элементы И 41 на два вхоца и элемент

ИЛИ 43 .на три входа °

На времечной диаграмме (фиг.7) для каждого такта показаны: tl — мо-; мент изменения состояния счетчика 3 адреса, а также момент записи в триг-!5 гер 37 запроса на прерывание от компаратора (в конце цикла таймеров); — момент появления достоверной ? информации на выходах блока l памяти; t — момент-записи информации в 20 блок 2 сдвигающих регистров, регистр

32 суммы, регистр 33 переноса, триггер 36 сравнения, триггер 12 запроса на прерывание от таймера процессора в конце цикла таймеров), - 25

Работа устройства таймеров, основанная на последовательно-параллельном способе обработки информации, имеет циклический характер.

Б каждом цикле таймеров к содер- 3g жимому часов прибавляется единица, а из содержимого таймера процессора вычитается единица. Одновременно ведется сравнение содер>кимого часов и компаратора, а также анализ содержи- З мого таймера процессора. Обработка и-разрядной информации ведется последовательно по k-разрядов, начиная с младших, Цикл таймеров состоит из ш последовательных тактов, которые отсчитываются счетчиком 3 адреса. Счетчик

3 адреса, работающий как и все устройство таймеров от системы синхрони"45 . зации ЭВМ, является одновременно и генератором метки времени, определя,ющей разрешающую способность устрой- ства таймеров. Длительность цикла таймеров ti - =m T, где Т вЂ” длитель- S0 ность такта. Начало цикла таймеров определяется адресом Адр.l на счет-. чике 3 адреса, а конец — адресом

Адр.m. Сигнал начала цикла таймеров снимается с выхода дешифратора 5 адреса, а сигнал конца — с выхода переноса счетчика 3 адреса {или с выхода дешифратора 5 адреса) . — число разрядов информации таймеров;

at — разрешающая, способность таймеров (дискретность отсчета времени) — максимальное время счисц тывания информации из где п

Б каждом «s m последовательных тактов цикла, начиная с первого, выполняется обработка очередных k разрядов и-разрядной информации таймеров. Процедура обработки следующая.

Из блока 1 памяти по сдресу Адр.i считываются очередные k разрядов информации часов, компаратора и таймера проце.ссора. Считанные k разрядов числа и компаратора сравниваются в фс мпрователе 11 запроса на грерывание от компаратора, результат сравн; †. .ня запоминается и увеличивается при сравнении последующих k разрядов. Одновременно со сравнением

k разрядов часов пересчитывается в суж1аторе б часов, à k разрядов таймера процессора — в сумматоре 7 таймера процессора, результат пересчета запоминается.

Модифицированные К разрядов инфор мании часов и таймера процессора соответственно через коммутатор 8 часов и коммутатор 9 таймера процессора записываются в блок 1 памяти по тому же адресу Адр.i.

_#_oHUp Li-IKJIoB таймеров в формирователе 11 запроса на прерывание от компаратора анализируется резуль. тат последовательного сравнения по

k разрядоа п-разрядного содержймого часов и компаратора и, если значение часов превышает значение компаратора, на выходе l6 появляется запрос на прерывание от компаратора.

E конце цикла таймеров анализиру" ется также состояние старшего знакового разряда информации таймера процессора и, если оно единичное, взводится триггер 12 запроса на прерывание от таймера процессора, и на выходе 17 появляется запрос на прерывание от таймера процессора. Числа ш и k определяются из соотноше ния д1

m (ц м

1163309

25

Период следования синхросигналов Т может быть не кратен требуемой разрешающей способности устройства таймеров h t. Возникающая при этом в соответствии с неравенством

m .-T at ошибка отсчета времени компенсируется счетчиком 4 коррекции, который периодически изменяет коэффициент пересчета m счетчика З.,адресов.При этом в цикле таймеров . появляются дополнительные холостые такты, которые не используются для обработки информации таймеров, а

Сегментов памяги по некоторому адресу; — время обработки (суммироо р вания, сравнения, анализа, передачи) считанной ин- S формации; — максимальное время записи обработанной информации в сегменты памяти по некоторому адресу, 10 ц — берется целая часть отно0 t шения

СЧ Обр рН

Дробное значение k округляется до ближайшего большего целого значе l5 ния kù, которому соответствует новое, расширенное "-начение числа разрядов информации таймеров п = k m.

1 очр

Полученные при расширении старшие п "и разряды являются не значащими.

При занесении нового значения в указанные разряды записываются нули, а при чтении информации таймеров, указанные разряды игнорируются.

Из соотношений (для m и k) имеем два предельных варианта последовательно-параллельного способа обработки информации 1 m=n †последовательн 1 -1 обработка информации по одному разря-З0 ду (самый экономичный BepHRHT)

m 1 — параллельная обработка информаk n ции (вариант, требующий наибольших затрат оборудования). 35

При использовании для работы устройства таймеров системы синхронизации ЭВМ с периодом следования синхросигналов Тм соотношение для m npu условии Т„ р „ + toe + t „ преоб- 40 разуется к виду . .ЬТ

m сц .(— — )

«з м средняя длительность цикла таймеров

t, становится равной требуемой разрешающей способности устройства таймеров t. Коэффициент пересчета 1 счетчика 4 коррекции задается константой коррекции, подаваемой на вход 14 устройства таймеров в виде набора логических единиц и нулей при настройке устройства на заданный Тм

Обращение к устройству таймеров происходит при выполнении команд:

"Выставить часы Установить компаратор", "Установить таймер СР7", Запись в память показания часов

"Запись в память значения компаратора, "Запись в память значения таймера CPV".

Управляющие сигналы, соответствующие перечисленным командам, поступают на управляющий вход 14 устройства таймеров в моменты времени, определяемые сигналами с выъода 19 дешифратора 5 адреса.

Процедура обращения к устройству таймеров по указанных командам зависит от конкретного применения устройства. Например, для микропрограммно-управляемой ЭВМ эта процедура следующая. При выполнении одной из команд обращения вызывается соответствующая микропрограмма. Сигналы с выхода 19 дешифратора 5 адреса используются для ветзления микропрограммы. Микроприкаэы обращения поступают на вход 14 устройства таймеров и соответствующим образом воздействуют на блоки 1. 2, 8, 9 и 10, Вход 13 и выход 15 устройства через микропрограммно-управляемые регистры и коммутаторы ЭВМ связаны с оперативной памятью ЭВМ.

В схемно-управляемой ЭВМ сигналы с выхода 19 дешифратора 5 адреса участвуют в формировании сигналов управления для устройства таймеров.

При выполнении команд Выставить часы", Установить компаратор", "Установить таймер CPV" п-разрядная информация, поступающая на вход 13 устройства таймеров записывается в блок 1 памяти, изменяя соответственно содержимое часов, компаратора и таймера процессора.

Процедура записи следующая. В так те начала цикла таймеров происходит параллельная запись в блок 2 сдвигающих регистров и-разрядной информа! г

11 1163309!

5 ции, поступающей на вход 13 устройства таймеров. В этом же такте младшие k разрядов информации (n-k+I)/n с выхода блока 2 сдвигающих регистров через коммутатор 8 часов или коммутатор 9 таймера процессора, или непосредственно в зависимости от выполняемой команды поступают в блок

1 памяти и записываются в соответствующий сегмент по адресу Адр.l. 10

В следующем такте; происходит изменеt ние состояния счетчика 3 адреса, сдвиг информации в блоке 2 сдвигающих регистров в запись в блок 1 памяти следующих k» разрядов информации (n-2k+1)(n-2k+k) по адресу Адр.2 и т.д.

Таким образом, к концу данного цикла таймеров и-разрядов информация из блока 2 сдвигающих регистров 20 последовательно no k разрядов перепишется в блок 1 памяти, и в соответствии с выполняемой командой установится новое значение часов, компаратора или таймера процессора. 25

При выполнении команд:"Запись B память показания часов", "Запись в память значения компаратора 1, "Запись в память значения таймера CPU" содержимое часов, компаратора или тай- 30 мера процессора выдается на вьжод !5 устройства таймеров.

Процедура выдачи следующая. В такте начала цикла таймеров через коммутатор 10 блока сдвигающих регистров в зависимости от выполняемой команды младшие k разрядов информации (и-k+1)/п часов, компаратора или таймера процессора из блока

1 памяти переписывается при сдвиге в блок 2 сдвигающих регистров. В следующем такте происходит изме-. нение состояния счетчика 3 адреса и запись при сдвиге в блок 2 сдвигающих регистров следующих k разрядов информации из блока 1 памяти и т.д.

43

Таким образом, к концу данного цикла таймеров и-разрядная информация из блока памяти последовательно no k-разрядов перепишется в блок 2 сдвигающих регистров и на выход 15 устройства таймеров в соответствии с выполняемой командой выдается информация часов, компаратора или таймера процессора. Процедура об- ращения к устройству таймеров не влияет на функционирование блоков

3,4,5,6,7, ll и 12 и сегментов 1.1 и 1.3 блока 1 памяти.

РаccMÎTpHM более подробно работу отдельных блоков устройства таймеров.

Блок 1 памяти. В начале каждого такта по адресу Адр.i считываются

k разрядов информации из сегментов

1 ° 1 часов, 1.2 компаратора и 1.3 таймера процессора. В конце такта по тому же адресу Адр.i производится запись k разрядов информации в сегмент 1.1 часов с выхода коммутатора 8 часов, в сегмент 1.3 таймера процессора †. с выхода коммутатора 9 таймера процессора. Это либо новая информация, поступающая с выхода 23 блока 2 сдвигающих регистров при выполнении команд Выставить часы, Установить таймер CPU", либо модифицированная информация, поступающая соответственно с выходов сумматора 6 часов или сумматора 7 таймера процессора..

Запись в сегмент 1.2 компаратора производится в конце такта непосредственно с выхода блока 2 сдвигающих регистров только при выполнении команды "Установить компаратор" при появлении соответствующего микроприказа на управляющем входе 14.

Блок 2 сдвигающих регистров.

Запись информации в блок 2 сдвигающих регистров производится либо параллельно (одновременно во все разряды с входа 13, либо последовательно по . разрядов при сдвиге с входа 20, что определяется соответствующим микроприказом на управляющем входе 14. Аналогично выдача информации блока 2 сдвигающих регистров производится либо параллельно с выхода 15, либо последовательно по

k разрядов при сдвиге с выхода 23.

Сумматор 6 часов (сумматор 7 таймера процессора). В каждом такте цикла таймеров на вход 25 (27) сумматора 31 поступает первое слагаемое — пересчитываемые 1 -разрядов информации часов !таймера процессора). Второе слагаемое поступает с выхода. логического элемента 30, на котором оценивается состояние ре-. гистра 33 переноса н состояние счет( чика 3 адреса. Результат суммирования запоминается на регистре 32 суммы и регистре 33 переноса. 7 а

Запись в регистр 33 переноса происходит только при появлении "1" " на выходе логического элемента 30, т.е. при не равном нулю втором сла13 1 гаемом. В сумматоре б часов слагаемое на выходе элемента 30 принимает значение "1" при состоянии Адр.1 счетчика 3 адреса, или при единичном состоянии триггера 33.переноса.

В сумматоре 7 таймера процессора осуществляется вычитание, поэтому слагаемое на выходе логического элемента 30 принимает значение "1". в дополнительном коде .при состоянии

Адр.1 счетчика 3 адреса или при нулеыом состоянии триггера 33 переноса.

Формирователь 11 запроса на пре-. рывание от компаратора. В начале каждого цикла таймеров перед сравнением триггер 36 сравнения сбрасывается в "0" сигналом, поступающим с выхода 19 дешифратора 5 адреса.

В каждом такте цикла таймеров на входы 25 и 26 схемы 35 сравнения поступают соответственно k разрядов информации часов и компаратора с выходов блока 1 памяти. С выхода

"А" > "И" схемы 35 сравнения результат сравнения записывается в триггер

36. Если А > В, то в триггер Зб залишется "1" если Ai В„ то в

163309 !4

Г триггер 36 запишется "0". Записью управляют элементы ИЛИ 38 и НЕ 39.

Запись запрещается (хранится результат предыдущего сравнения : при на личии сигнала равенства с выхода

"А = В" схемы 35 сравнения или при наличии сигнала холостого такта, поступающего с выхода 19 дешифратора 5 адреса. В конце цикла таймеров по

1Î сигналу на входе 28, поступающему с выхода переноса счетчика 3 адреса . состояние триггера 36 сравнения переписывается в триггер 37 запроса на прерывание от компаратора, и

1$ если это состояние единичное, с выхода 16 выдается запрос на прерывание от компаратора.

Вход 23 коммутатора 8 часов (коммутатор 9 таймера процессора) и

2п входы 25-27 коммутатора 10 блока сдви-. гающих регистров открываются соответствующими микроприказами на уп-. равляющем входе !4.

Устройство таймеров является бол е простым и обеспечивает возможность различных режимов работы устройства.

1163309

:Фиг.2

l163309

11б3309

Составитель В.Калинин

Техред Л.Микеш Корректор С.Шекмар

Редактор P.Öèöèêà

Филиал ППП "Патент", r.Óæãîðoä. ул.Проектная,4

Заказ 4)03/47 Тираж 40б Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

l13035, Москва, 3-35, Раушская наб., д.4/5