Буферное запоминающее устройство

 

БУФЕРНОЕ ЗАП(ШНАЮЩЕЕ УСТРОЙСТВО, содержащее блоки памяти ,, входы данных которых объединены и являются инфopмaциoнны ш входами устройства, выходы блоков памяти соединены между собой и являются информационными выходами устройства, первые адресные входы блоков памяти соединены с выходами первой группы блока формирования адреса, вторые адресные входы блоков памяти подключены к выходам второй группы блока формирования адреса и к входам первого и второго дешифраторов, выходы которых соединены соответственно с первыми и вторыми входами триггеров, третьи входы которых подключены к первому входу блока формирования адреса, который является первым управляющим входом устройства, выходы триггеров соединены соответственно с первыми входами ключей, вторые входы которых подключены к шине питания, выходы ключей соединены с шинами питания соответствующих блоков памяти, первые входы управления которых соединены с вторым входом блока формирования адреса и являются вторым входом устройства , вторые входы управления блоков памяти соединены с третьим входом блока формирования адреса и третьим управляющим входом устройства , отличающееся тем, что, с целью расширения области применения путем обеспечения возможности последовательного и перекрестно-последовательного обращения, оно содержит мультиплексор , первый, второй и третий элементы И, первый и второй элементы задержки, формирователь и дополнительный триггер, первый и второй входы которого соединены соответственно с nepBbiM управляющим входом устройства и выходом мульти (Л плексора, третий вход дополнительного триггера соединен с выходом первого элемента И и первым входом второго элемента И и через первый элемент задержки с вторым входом второго элемента И, третий вход которого соединен с выходом дополф со со ел нительного триггера, а выход второго элемента И подключен к входу стробирования второго дешифратора, входы первого элемента И соединены соответственно с выходами первой группы блока формирования адреса и третьим управляющим входом устройства , входы третьего элемеита И подключены соответственно к выходам первой группы блока формирования адреса и второму управляющему входу устройства, выход третьего элемента И соединен с входом формирователя, выход которого подключен к входу стробирования мультиплексора и через второй элемент задержки к входу стробирования первого деши атора,

СОЮЗ СОВЕТСНИХ .СОЦИАЛИСТ ИЧЕСНИХ

РЕСПУБЛИН

4(51) G 11 С 9/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ к атоесномм свиДКтяЛьСтву ОСУААРСТВЕНН1 1й НОМИТЕТ СССР

АО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 3728200/24-24 (22) 17.04.84 (461 23.06.85. Бюп. У 23 (72) В.С.Лупиков, С.С.Спиваков и В.В.Богданов (53) 681.327.6(088,8) (56) Авторское свидетельство СССР

Р 822293, кл. G 11 С 17/00, 1981.

Авторское свидетельство СССР по заявке 11 3603652/24, кл, G 11 С 9/00,. 1983. (54)(57) БУФЕРНОЕ ЗАПОИИНА10ЩЕЕ

УСТРОИСТВО, содержащее блоки памяти., входы данных которых объединены и являются информационными входами устройства, выходы блоков памяти соединены между собой и являются информационными выходами устройства, первые адресные входы блоков памяти соединены с выходами первой группы блока формирования адреса, вторые адресные вхо ды блоков памяти подключены к выходам второй группы блока формирования адреса и к входам первого и второго дешифраторов, выходы которых соединены соответственно с первыми и вторыми входами триггеров, третьи входы которых подключены к первому входу блока формирования адреса, который является первым управляющим нходом устройства, выходы триггеров соединены соответственно с первыми входами ключей, вторые входы которых подключены к шине питания, выходы ключей соединены с шинами питания соответствующих блоков памяти, первые входы управления которых соединены с вторым входом блока формирования адреса и являются вторым входом уст„„SU„„1. 63357 A ройства, вторые входы управления блоков памяти соединены с третьим входом блока формирования адреса и третьим управляющим входом устройства, о тлич а ющ е е ся тем, что, с целью расширения области применения путем обеспече— ния возможности последовательного и перекрестно-последовательного обращения, оно содержит мультиплексор, перный, второй и третий элементы И, первый и второй элементы задержки, формирователь и дополнительный триггер, первый и второй входы которого соединены соответственно с первым управляющим входом устройства и выходом мультиплексора, третий вход дополнительного триггера соединен с выходом первого элемента И и первым входом второго элемента И и через первый элемент задержки с вторым входом второго элемента И, третий вход которого соединен с выходом дополнительного триггера, а выход второго элемента И подключен к входу стробирования второго дешифратора, входы первого элемента И соединены соответственно с выходами первой группы блока формирования адреса и третьим управляющим входом устройства, входы третьего элемента И подключены соответственно к выходам первой группы блока формирования адреса и второму управляющему входу устройства, выход третьего элемента

И соединен с входом формирователя, ныход которого подключен к входу стробирования мультиплексора и через второй элемент задержки к входу стробирования первого дешифратора, мультиплексора соединены с соответствующими выходами триггеров, кроме дополнительного.

1163357 одни входы мультиппексора подключены к выходам второй группы блока формирования адреса, а другие входы

Изобретение относится к вычисли,тельной технике и может быть использовано в качестве буферного запоминающего устройства (БЗУ) в системах сбора и регистрации информации, 5 а также каналов и устройства обмен& °

Цель изобретения — расширение области применения устройства путем обеспечения возможности последовательного и перекрестно-последовательного обращения.

На фиг. 1 представлена структурная схема предлагаемого БЗУ; на фиг. 2 — структурная схема блока формирования адреса для БЗУ с последовательным обращением на фиг.3то же, для БЗУ с перекрестно-последовательным обращением, на фиг. 4 .структурная схема блока памяти„ 20

БЗУ содержит блоки 1 памяти, входные шины 2 данных, выходные шины 3 данных, блок. 4 формирования адреса, первый дешифратор 5, второй дешифратор 6, триггеры 7, шину 8 25 установки, ключи 9, шину 10 питания, шину 11 синхронизации записи, шину

l2 синхронизации чтения, мультиплексор 13, первый элемент И 14, второй элемент И 15, третий элемент И 16, Зо первый элемент 17 задержки, второй элемент 18 задержки и дополнительный триггер 19, формирователь 20. Блок

4 формирования адреса для БЗУ с последовательным обращением содержит счетчик 21 адреса, триггер 22 и элемент ИЛИ 23.

Блок 4 формирования адреса для

БЗУ с перекрестно-последовательным обращением содержит счетчик 24 адре- 40 са записи, счетчик 25 адреса чтения, счетчик 26 объема, триггер 27, элемент ИЛИ-И 28, элемент ИЛИ 29.

Блок 1 памяти содержит схемы 30 памяти, элементы И 31, элементы

ИЛИ 32, формирователи 33, элемент И 34, элементы 35 задержки.

Устройство работает следующим образом.

Перед началом работы сигналы по шине 8 установки все триггеры 7, кроме первого, устанавливают в нулевое состояние. Первый триггер 7 устанавливается в единичное состояние, также какдополнительный триггер 19. В качестве триггеров 7 и триггера 19 могут быть использованы триггеры с установочными входами. Начальная установка D триггеров 7 осуществляется ло D-входам,а триггера 19 — по установочному входу. Сигналом по шине 8 установки осуществляется установка в исходное состояние блока 4 формирования адреса, а именно: устанавливаются в нулевое состояние счетчик 21 адреса и триггер 22 для

БЗУ с последовательным обращением, устанавливаются в нулевое состояние счетчик ?4 адреса записи, счетчик 25 адреса чтения, счетчик

26 объема и триггер 27 для БЗУ с перекрестно-последовательным обращением. Высокий уровень сигнала на выходе первого триггера 7 разрешает прохождение через первый ключ 9 питающего напряжения к первому блоку 1 памяти. Низкий уровень сигнала на выходах остальных триггеров 7 блокирует прохождение питающего напряжения на все блоки 1 памяти, начиная с второго.

Рассмотрим работу устройства в случае его использования в качестве БЗУ с перекрестно-последовательным обращением.

С приходом информационной посылки на шины 2 данных в сопровождении синхросигнала по шине 11 синхронизации записи осуществляется запись данных в первую ячейку первого блока 1 памяти. Запись данных осуществляется по адресу, сформированному на счетчике 24 адреса

I 1 63357 н -и т макс записи, выходы которого сигналом на шине 11 синхронизации записи подключаются через элементы 28 И-ИЛИ к адресным входам блоков I памяти.

Выбор блока 1 памяти осуществляется. старшими разрядами счетчика 24 адреса записи, сигналы с которых подаются на первые входы элементов И 34 блоков 1 памяти, вторые входы элементов И подключены через элементы ИЛИ 32 к шине 1) синхронизации записи.

Каждый элемент И 34 настраивается на определенную комбинацию прямых и инверсных выходов старших разрядов счетчика адреса. Выходы элементов И 34 соединены с входами выбора схем 30 памяти соответствующих блоков 1 памяти. Входы кода операции схем 30 памяти через последовательно соединенные формирователь 33 и элемент 35 задержки соединены с шиной 11 синхронизации записи. Задним фронтом сигнала на шине 11 синхронизации записи модифицируется содержимое счетчика 24 адреса записи и счетчика 26 объема, т.е. к их содержимому добавляется единица. Запись последующих информационных посылок в БЗУ осуществляется аналогично.

Во время записи Й-й информацион-ной посылки по переднему фронту сигнала на шине )I синхронизации записи на выходе элемента И 16 появляется сигнал высокого уровня, по которому формирователь 20 вырабатывает короткий импульс для стробирования мультиплексора 1 3. В этот момент при низких уровнях сигналов на выходах второй группы блока 4 формирования адреса мультиплексор 13 подключает к второму входу триггера 19 выход второго триггера 7. Так как в данный момент второй триггер 7 находится в нулевом состоянии, то триггер 19 не изменяет своего состояния, т.е. остается в единичном состоянии.

Выходной сигнал формирователя 20 задерживается на элементе 18 задержки и поступает на вход стробирования дешнфратора 5, после чего сигнал на первом. выходе дешифратора 5 устанавливает в единичное состояние второй триггер 7.

Высокий уровень сигнала на выходе второго триггера 7 подает через ключ:

9 питающее напряжение на второй блок:, I памяти, Время задержки элемента 18 задержки превышает. длительность сигналана выходе формирователя 20. Длительность сигнала на шине ll синхронизации записи выбирается большей.суммы длительности сигнала на выходе формирователя 20 и времени задержки на элементе 18. Величина выбирается такой, чтобы выполнялось соотношение

1О где f — максимальная частота постуMake

15 пленяя сигнала по шине Il синхронизации записи;

N — количество ячеек блока 1 о памяти; — время, необходимое на вклю20 чение блока 1 памяти.

Аналогично производится включение в работу остальных блоков 1 памяти.

При этом моменты включения блоков 1 памяти определяются дешифратором 5, сигналы с выходов которого поочередно устанавливают в единичное состояние триггеры 7, После записи в БЗУ хотя бы одной информационной посылки на выходе элемента ИЛИ 29 появляется высокий уровень сигнала, разрешающий обращение к БЗУ с запросами на чтение данных. При появлении сигнала на

3З шине 12 синхронизации чтения к адресным входам блоков 1 памяти подключаются через элементы И-ИЛИ 28 выходы счетчика 25 адреса чтения.

Осуществляется чтение данных по адЮ ресу, сформированному на счетчике

25 адреса чтения. При этом на входы выбора схем 30 памяти первого блока

1 памяти через элементы И 34 и .

ИЛИ 32 подается сигнал с шины 12

45 синхронизации чтения. Этот же сигнал, задержанный на элементе 35 задержки и сформированный на формирователе 33, подается на вход стробирования элементов И 31, Счиу) танная информация поступает на выходные шины 3 данных. Задним фронтом сигнала на шине 12 синхронизации чтения модифицируется содержимое счетчика 25 адреса чтения (добав у ляется единица) и счетчика 26 объема (вычитается единица). Чтение последующих информационных посылок оскществляется аналогично.

1163357

30

Во время чтения данных из последней ячейки первого блока 1 памяти по переднему фронту сигнала на шине 12 синхронизации чтения на выходе элемента И 14 появляется высокий уровень сигнала, который поступает на первый вход элемента

И 15 и через элемент 17 задержки на второй вход элемента И 15. Элемент 17 задерживает сигнал на время, необходимое для чтения данных из блока l памяти, после чего сигнал с выхода элемента И 15 поступает на вход стробирования дешифратора 6, После того, как будет закончено чтение данных из последующих блоков 1 памяти, они будут отключаться от шины 10 питающего напряжения.

Однако отключение блока 1 памяти от шины 10 питающего напряжения может блокироваться, Эта блокировка осуществляется триггером 19 в следующих случаях. Если на момент записи в 1 -й блок 1 памяти N информационных посылок чтение данных из (i+1)-го блока l памяти еще не закончено, то при записи N-й поЪ сынки данных в 8 -й блок 1 памяти выходйой сигнал мультиплексора 13 установит в нулевое состояние дополнительный триггер 19. Зто, в свою очередь, заблокирует прохождение сигнала с выхода элемента

И 14 через элемент И 15 после окончания чтения данных из i+1)-го блока 1 памяти, и не произойдет отключения этого блока от шины 10 питающего напряжения. Задним фронтом сигнала на выходе элемента И 14 дополнительный триггер 19 поЗ -входу устанавливается в единичное состояние, что обеспечивает в дальнейшем прохождение сигнала на вход стробирования дешифратора 6, Введение в устройство дополнительного триггера, мультиплексора, элементов задержки, элементов И и формирователя позволяет избежать потерь информации в тех случаях, когда на момент заполнения 1 -го блока 1 памяти чтение данных из (i+1)-го блока еще не закончено. В противном случае после окончания чтения информации из (i+1)-ãî блока 1 памяти он отключится от шины 10 питающего напряжения, а в него должна производиться запись данных.

4 .Блок 4 формирования адреса, наря ду с функцией формирования адресов записи и чтения, следит за степенью заполнения БЗУ, Эти функции выполняет реверсивный счетчик 26 объема, триггер 27, который является дополнительным старшим разрядом счетчика

26 объема, и элемент ИЛИ 29. Высокий уровень сигнала на инверсном выходе триггера 27 свидетельствует о возможности обращения к БЗУ с запросами на запись данных. Высокий уровень сигнала на выходе элемента

ИЛИ 29 свидетельствует о возможности обращения к БЗУ с запросами на чтение данных.

Рассмотрим работу устройства в качестве БЗУ с последовательным обращением. В этом случае блок 4 формирования адреса может быть выполнен по схеме, приведенной на фиг.2.

Во время работы БЗУ разрешается или только запись данных в блоки

l памяти до полного их заполнения, или только считывание данных до полного освобождения .БЗУ. Указателем режима работы БЗУ в этом случае является триггер 22. В исходном состоянии триггер 22 установлен в нулевое состояние и высокий уровень сигнала на его инверсном выходе разрешает запись информации в блоки 1 памяти. Высокий уровень сигнала на выходе первого триггера 7 разрешает прохождение через первый ключ 9 питающего напряжения на первый блок 1 памяти. Низкий уровень сигнала на выходах остальных триггеров 7 блокирует прохождение питающего напряжения на все блоки 1 памяти, начиная с второго. Запись информационных посылок в блоки 1 памяти производится аналогично описанному выше процессу записи.

Текущий адрес записи информации формируется на счетчике 21 адреса, который модифицируется сигналом на шине 11 синхронизации записи после записи каждой информа-, ционной посылки. После записи в первый блок 1 памяти М информационных посылок сигналом на первом выходе дешифратора 5 устанавливается в единичное состояние второй триггер 7, что обеспечивает подключение к шине 10 питающего напряжения второго, блока I памяти.

Аналогично проиводится включение

f f 63357 в работу остальных блоков I памяти., При этом моменты включения блоков I памяти определяются дешифратором 5, сигналы с выходов которого поочередно устанавливают

-в единичное состояние триггеры 7.

Во время записи и -й информационной посыпки и последний блок I памяти сигналом на выходе мультиплексора 13 устанавливается в нулевое состояние триггер 19. По сле заполнения всех блоков I памяти триггер 22 блока 4 формирования адреса устанавливается в единичное состояние, что. свидетельствует об окончании процесса записи в

БЗУ и возможности чтения данных иэ него. -С приходом запроса на чтение данных по шине 12 синхронизации чтения осуществляется чтение данных из первой ячейки первого блока 1 памяти; По окончании чтения производится модификация счетчика

21 адреса.

По окончании чтения данных из последней ячейки первого блока 1 памяти на выходе синхронизации элемента И 14 появляется высокий уро5 вень сигнала, поступающий на вход синхронизации триггера 19 и входы элемента И 15. Однако отключения первого блока 1 памяти не происходит, так как триггер f9 установлен !

0 в нулевое состояние и блокирует прохождение сигнала через элемент

И 15. Задним фронтом сигнала на выходе элемента И 14 триггер 19 устанавливается в единичное состоя1S иние. Это обеспечивает в дапьнейшем отключение всех блоков i памяти, кроме первого, от шины 10 питающего напряжения по окончании чтения данных из них. По опусто20 шении БЗУ триггер 22 блока 4 формирования.адреса устанавливается в нулевое состояние, что устанавливает для БЗУ режим записи. В дальнейшем режимы записи и чтения в БЗУ чередуются.

1 63357

1163357

ФигМ

Составитель В. Богданов

Техред Т.Фанта

Редактор В.Петраш

КорректорА.Тяско

Тираж 584 Поднисное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 4105/49

Филиал ППП "Патент", .г. Ужгород, ул. Проектная, 4 .