Устройство для параллельного обмена информацией

 

1. УСТРОЙСТВО ДЛЯ ПАРАГЙЕЛЬНОГО ОБМЕНА ИНФОРМАЦИЕЙ, содержащее блок канальных передатчиков, блок канальных приемопередатчиков,выходной регистр,регистр состояния,мультиплексор данных,дешифратор адреса и дешифраг тор управлякяцих сигналов, причем группа вькодов блока канальных передатчиков образует первьй информационный выход устройства, группа входов-выходов блока канальных приемопередатчиков образует информационный вход-выход устройства, первая группа информационных входов дешифратора адреса является адресным входом устройства , группа входов-выходов дешифратора управляющих сигналов образует управляю1цие входы-выходы устройства , группа выходов блока канальных приемопередатчиков соединена с группой информационных входов выходного регистра, группой информационных входов регистра состояния, второй группой информационных входов дешифратора адреса и группой адресных входов дешифратора управлякицих сигналов соответственно, выход дешифратора адреса соединен с входом выборки устройства дешифратора управляющих сигналов, выход ввода которого соединен с разрешающими входами блока канальных передатчиков и блока канальных приемопередатчиков, первая . группа информационных входов которого соединена с вьпсодом мультиплексора данных, управляющий вход которого соединен с адресным выходом дешифратора управляющих сигналов, выход Вывод 2 которого соединен с входом выборки выходного регистра, первая группа ииходов которого соединена с первым информационгалм входом блока канальных передатчиков и группой адресных входов мультиплексора данных, первый информационный (Л вход которого соединен с первьм выходом регистра состояний, второй выход которого соединен с вторым информационным входом мультиплексора данных, вход выборки регистра состояний соединен с выходом Вывод О дешифратора управлякяцих сиг-налов , вторая группа выходов выход Од 4 ного регистра соединена с вторым информационным входом блока канальОд 00 00 ных передатчиков, третий информационный вход которого соединен с третьей группой выходов выходного регистра,о тличающееся .тем, что, с целью уменьшения времени обработки вводимой в процессор информации, в него введены два входных селектора-мультиплексора , три селектора, одноразрядный. оперативш 1й запоминающий узел, блок вычисления булевых функций, три элемента И, два элемента ИЛИ, два элемента задержки, выходной дешифратор, шифратор и группа триггеров, причем группа информационных входов перво

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

С } (l9) (l l):

4р1) G 06. F 3 04

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3596560/24-24 (22) 30.05.83 (46) 30.06.85. Бюл. Р 24 (72) M.Ã. Кулаков (53) 681.325(088.8) (56) 1. Устройство параллельного обмена, Gl К 3, 055, 243, ТО, 1982.

1982.

2. Устройство параллельного обмена И1 15КС-180-004, 3.858.352.ТО, 1977 (прототип)i (54)(57) 1. УСТРОЙСТВО ДЛЯ ПАРАЛЛЕЛЬНОГО ОБМЕНА ИНФОРМАЦИЕЙ, содержащее блок канальных передатчиков блок канальных приемопередатчиков,выходной регистр, регистр состояния, мультиплексор данных, дешифратор адреса и дешифра-, тор управляющих сигналов, причем группа выходов блока канальных передатчиков образует первый информационный выход устройства, группа входов-выходов блока канальных приемопередатчиков образует информационный вход-выход устройства, первая группа информационных входов дешифратора адреса является адресным входом устройства, группа входов-выходов дешифратора управляющих сигналов образует управляющие входы-выходы устройства, группа выходов блока канальных приемопередатчиков соединена с группой информационных входов выход-: ного регистра, группой информационных входов регистра состояния, второй группой информационных входов де-, шифратора адреса и группой адресных входов дешифратора управляющих сигналов соответственно, выход дешиф" ратора адреса соединен с входом выборки устройства дешифратора управляющих сигналов, выход ввода которого соединен с разрешающими входами блока канальных передатчиков и блока канальных приемопередатчиков,первая . группа информационных входов которого соединена с выходом мультиплексора данных, управляющий вход которо"

ro соединен с адресным выходом дешифратора управляющих сигналов, выход "Вывод 2" которого соединен с входом выборки выходного регистра, первая группа выходов которого соединена с первым информационным входом блока канальных передатчиков и группой адресных входов мультиплек сора данных, первый информационный вход которого соединен с первым выходом регистра состояний, второй выход которого соединен с вторым информационным входом мультиплексора данных, вход выборки регистра состояний соединен с выходом "Вывод 0" дешнфратора управляющих сигналов, вторая группа выходов выход ного регистра соединена с вторым информационным входом блока канальных передатчиков, третий информаци- онный вход которого соединен с третьей группой выходов выходного регистра,о тл и ч а ю щ е е с я .тем, что, с целью. уменьшения времени обработки вводимой в процессор информации, в него введены два входных селектора-мультиплексора, три селектора, одноразрядный, оперативный запоминающий узел, блок вычисления булевых функций, три элемента И, два элемента ИЛИ, два элемента задержки, выходной дешифратор, шифратор и группа триггеров, причем группа информационных входов перво1164688

ro селектора-мультиплексора образует информационный вход устройства, а выходы триггеров группы образуют второй информационный выход устройства, первая группа выходов выходного регистра соединена соответственно с группой разрешающих входов первого и второго селекторов-мультиплексоров, информационными входами первого, второго и третьего селекторов, адресным входом одноразрядного оперативного. запоминающего узла и группой управляющих входов выходного дешифратора, выходы которого соединеньг соответственно с установочными входами триггеров группы, группа выходов первого селектора-мультиплексора соединена с третьим информационным входом мультиплексора данных, г вторым информационным входом канальных приемопередатчиков и информационным входом второго селекторамультиплексора, выход которого соединен с первым входом первого элемента ИЛИ, выход которого соединен с информационным входом блока вычисле-, ния булевых функций, выход которого соединен соответственно с первым вхо-. дом первого элемента И, четвертым информационным входом мультиплексора данных и информационным входом одноразрядного оперативного запоминающего узла, выход которого соединен с вторым входом первого элемента ИЛИ, тре тий вход которого соединен с выходом второго элемента И и первым входом второго элемента ИЛИ, выход которого соединен с входом выборки младших разрядов данных выходного дешифратора, вход выборки старших разрядов данных которого соединен соответственно с первым управляющим входом второго селектора-мультиплексора, стробирующим входом одноразрядного оперативного запоминающего узла, выходом первого элемента задержки и входом второго элемента задержки, выход которого соединен с запускаю-. щим входом блока вычисления булевых функций, разрешающий вход которого . соединен с выходом шифратора, вход которого соединен с второй группой выходов выходного регистра, третья группа выходов которого соединена с входом выборки типа операции одноразрядного оперативного запоминающе» го узла, разрешающий вход которого соединен с выходом первого селектора, выход второго селектора соединен с вторым управляющим входом второго селектора-мультиплексора, выход третьего селектора соединен с разрешающим входом выходного дешифратора, второй вход первого элемента

И и первый вход второго элемента И соединены с первым выходом регистра состояний, второй выход которого соединен с вторым входом второго элемента И, выход первого элемента И соединен с вторым входом второго элемента ИЛИ, вход первого элемента задержки соединен с выходом третьего элемента <И первый вход которого соединен с выходом "Вывод 2" дешиф.

1 ратора управляющих сигналов, выход вывода данных которого соединен с вторым входом третьего элемента И, 2. Устройство по и.1, о т л и ч аю щ е е с я тем, что блок вычисления булевых функций содержит дешифратор, триггер, элемент НЕ, десять элементов И и три элемента ИЛИ, вход дешифратора образует разрешающий вход блока, синхронный вход триггера образует запускающий вход блока, первый вход первого элемента

И соединен с входом элемента НЕ, первыми входами второго и третьего элементов И, первого элемента ИЛИ и образует информационный вход блока, первый выход триггера соединен с вторым входом третьего элемента И, первыми входами второго элемента ИЛИ и четвертого элемента И и образует выход блока, при этом в блоке вычис". ления булевых функций первый, второй, третий, четвертый, пятий, шестой, седьмой и восьмой выходы дешифратора соединены с вторым входом первого элемента И, первыми входами пятого, шестого, седьмого, восьмого,.девятого и десятого элементов И, вторым входом четвертого элемента И соответственно, первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы третьего элемента ИЛИ соединены с выходами первого, четвертого, пятого, шестого, седьмого, восьмого, девятого и десятого элементов И соответственно, выход третьего элемента

ИЛИ соединен с информационным входом триггера, второй выход которого сое" динен с вторыми входами второго, десятого элементов И и первого элемента

ИЛИ, выход элемента НЕ соединен с

1164688 вторыми входами пятого элемента И и седьмого и восьмого элементов И соеI второго эл мента ИЛИ, выход которого динеиы свыходами второго, третьего соединен с вторьм входом девятого элементов И и первого элемента ИЛИ элемента И, вторые входы шестого, Изобретение относится к цифровым вычислительным машинам и может быть. использовано в качестве устройств ввода и обработки информации, отличающихся заданием программы обработки одновремечно с вводом подлежащих обработке данных.

Известно устройство параллельного . обмена, предназначенное для подсоединения к каналу ЭВМ "Электроника 60" 30 внешних устройств, включающее в себя ячейку коммутации и развязки, ячейку выходного регистра данных и канальных

1 4 усилителей, ячейку регистра состояния, ячейку регистра адреса и дешиф" 1 рации управляющих сигналов, соединенные соответствующим образом с каналом

ЭВМ и внешними устройствами ()), Однако в случае использования указанного устройства в составе микро. ЭВМ при решении задач логического управления оно требует значительных зат. рат времени на обмен данными, а также большой объем программ, хранящих управляющую информацию для обмена данными.

Известно устройство параллельного, обмена, входящее в состав ЭВМ "Электроника-60", предназначенное для подсоединения к каналу,ЭВМ внешних устройств, обменивающихся с ЭВМ данными в параллельном коде, и содержащее блок канальных передатчиков,.блок канальных .приемопередатчиков, выход- И ной регистр, регистр состояния, муль типлексор данных, дешифратор адреса и дешифратор управлякнцих сигналов, причем группа выходов блока канальных передатчиков образует первый инфор- ® мационный выход устройства, группа входов-выходов блока канальных приемопередатчиков образует адресноинформационный вход-выход устройства

) вход дешифратора адреса является уп- Ю равлякщим входом устройства, группа входов-выходов дешифратора управляющих сигналов образует управляюшие входы-выходы устройства, группа выходов блока канальных приемопередат. чиков соединена с группой информационных входов выходного регистра, группой информационных вхддов регистра состояния, группой адресных входов дешифратора адреса и группой, адресных входов дешифратора управляющих сигналов соответственно, выход дешифратора адреса соединен с входом выборки устройства дешифратора управляющих сигналов, выход ввода которого соединен с управляющим входом блока канальных передатчиков и управляющим входом блока канальных приемопередатчиков, выход "Вывод-2" дешифратора управляющих сигналов соединен с входом выборки выходного регистра, выход 1 Вывод 0" дешифратора управляющих сигналов соединен с управляющим входом регистра состояния, адресный выход дешифратора управляющих сигналов соединен с управляющим входом мультиплексора дан» ных, первый выход выходного регистра соединен с первым входом блока канальных передатчиков и первым вхо.дом мультиплексора данных, второй выход выходного регистра соединен с вторым входом блока канальных передатчиков, третий выход выходного регистра соединен с третьим входом блока канальных передатчиков, ыход мультиплексора данных соединен с первьпи информационным входом блока какальных приемопередатчиков, выхрды выходного регистра являются выходами устройства, второй вход блока канальных приемопередатчиков и третий групповой вход мультиплексора данных являются входами устройст-.. ва (2) .

Однако в случае использования известного устройства в составе

11646 микро-ÇBM при.решении задач логического управления оно требует значительных затрат времени на обмен данными, а также большой объем программ, хранящих управляющую информацию для обмена данными.

Задача логического управления для микро-ЭВМ формируется следующим образом: реализовать средствами, входящими в микро-3ВМ, управляющий 10 автомат, комбинационная часть которого реализует некоторую систему булевый функций, Использование микро-ЭВМ при обмене через устройство параллельного 15 обмена (по !6 разрядов) показало, что затраты времени на вычисление значения одного выходного сигнала rio описывающей его булевой функции составляют 200-300 мкс. При числе функ- 2п ций в системе булевых функций 128256 производительность управляющего автомата недостаточна для целого ря-. да задач управления. В настоящее время общее количество 25 входов и выходов таких автоматов колеблется в пределах от ста до тысячи, реализация этих автоматов с применением УПО приводит к значительным затратам времени центрального процессора на подготовку и обмен данных.

Цель изобретения — уменьшение вре. мени обработки вводимой в процессор информации путем обеспечения предобработки входного потока данных в соответствии с булевыми функциями не35 посредственно в устройстве.

Поставленная цель достигается тем, что в устройство, содержащее блок канальных передатчиков, блок канальных40 приемопередатчиков, выходной регистр, регистр состояния, мультиплексор данных, дешифратор адреса и дешифратор управляющих сигналов, причем группа выходов блока канальных передатчиков 45 образует первый информационный выход устройства, группа входов-выходов блока канальных приемопередатчиков образует информационный вход-выход устройства, первая группа информаци- 59 онных входов дешифратора адреса является адресным входом устройства, группа входов-выходов дешифратора управляющих сигналов образует управ" ляющие входы-выходы устройства, груп-55 па выходов блока канальных приемопередатчиков соединена с:группой инфор мационных входов выходного регистра, 88 4 группой информацибнных входов регистра состояния, второй группой информационных входов дешифратора адреса и группой . адресных входов дешифратора управляющих сигналов соответственно, выход дешифратора адреса соединен с входом выборки устройства дешифратора управляющих сигналов, выход ввода которого соединен с разрешающими входами блока канальных передатчиков и.блока канальных приемопередатчиков, первая группа информационных входов которого соединена с выходом мультиплексора данных, управляющий вход которого соединен с адресным выходом дешифратора управляющих сигналов, выход "Вывод 2" которого соединен с входом выборки выходного регистра, первая группа выходов которого соединена с первым информационным входом блока канальных передатчиков и группой адресных входов мультиплексора данных, первый информационный вход которого соединен с первым выходом регистра состояний, второй выход которого соединен с вторым информационным входом мультиплексора данных, вход выборки регистра состояний соединен с выходом Вывод 011 дешифратора управляющих сигналов, вторая группа выходов выходного регистра соединена с вторым информационным входом блока канал -ных передатчиков, третий информационный вход которого соединен с третьей группой выходов выходного регистра, введены два входных селектора-мультиплексора, три селектора, одноразрядный оперативный запоминающий узел (,ОЗУ), блок вычисления булевых функций, три элемента И, два элемента ИЛИ, два элемента задержки, выходной дешифратор, шифратор и группа триггеров, причем группа информационных входов первого селектора-мультиплексора образует информационный вход устройства, а выходы триггеров группы образуют второй информационный выход устройства, первая группа выходов выходного регистра соединена соответственно с группой разрешающих входов первого и второго селекторов-мультиплексо-. ров, информационными входами первого, второго и третьего селекторов, адресным входом одноразрядного ОЗУ и группой управляющих входов выходного дешифратора, выходы которого

II64688 соединены соответственно с устано- ": вочными входами триггеров группы, группа выходов первого селекторамультиплексора соединена с третьим информационным входом мультиплексора данных, вторым информационным входом канальных приемопередатчиков и информационным входом второго селектора-мультиплексора, выход которого соединен с первым входом 1 первого элемента ИЛИ, выход которого соединен с информационным входом блока вычисления булевых функций, выход которого соединен соответст- венно с первым входом первого эле- 15 мента И, четвертым информационным входом мультиплексора данных и информационным входом одноразрядного

ОЗУ, выход которого соединен с вторым входом первого элемента ИЛИ, 26 третий вход которого соединен с выходом второго элемента И и первым входом второго элемента ИЛИ, выход которого соединен с входом выборки младших разрядов данных выходного 25 дешифратора, вход выборки старших разрядов данных которого соединен соответственно с первым управляющим

I входом второго селектора-мультиплексора, стробирующим входом однораз- ЗО рядного ОЗУ, выходом первого элемента задержки и входом второго элемента .задержки, выход которого соединен с запускающим входом блока вычисления булевых функций, разрешающий вход 3g которого соединен с выходом шифрато" ра, вход которого соединен с второй группой выходов выходного регистра, третья группа выходов которого соединена с входом выборки типа операции .40 одноразрядного ОЗУ, разрешающий вход которого соединен с выходом первого селектора, выход второго селектора соединен с вторым управляющим входом второго селектора-мультиплексора, вы- + хдд третьего селектора соединен с разрешающим входом выходного дешифратора, второй вход первого элемента И и первый вход второго элемента И соеI динены с первым выходом регистра сос- S4 тояний, второй выход которого соединен с вторым входом второго элемента И, выход первого элемента И соединен с вторым входом второго элемен" та ИЛИ, вход первого элемента задерж- 55 ки соединен с выходом третьего элемен" та И, первый вход которого соединен с выходом "Вывод 2" дешифратора управляющих сигналов, выход вывода данных которого соединен с вторым входом третьего элемента И.

Кроме того, блок вычисления булав;х функций содержит дешифратор, триггер, элемент НЕ, десять элементов И и три элемента ИЛИ, причем вход дешифратора образует разрешающий вход блока, синхронный вход

О триггера образует запускающий вход блока, первый вход первого элемента

И соединен с входом элемента НЕ, первыми входами второго и третьего элементов И, первого элемента ИЛИ и образует информационный вход блока, первый выход триггера соединен с вторым входом третьего элемента И, первыми входами второго элемента ИЛИ и четвертого элемента И и .образует выход блока, при этом в блоке вычисления булевых функций первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой выходы дешифратора

-соединены с вторым входом первого элемента И, первыми входами пятого, шестого, седьмого, восьмого, девятого и десятого элементов И, вторым входом четвертого элемента И соот- " ветственно,первый, второй, третий, четвертый, пятый, шестой, седьмой и восьмой входы третьего элемента ИЛИ соединены с выходами первого, четвертого, пятого, шестого, седьмого, восьмого, девятого и десятого элемен" тов И соответственно, выход третьего элемента ИЛИ соединен с информационным входом триггера, второй выход которого соединен с вторыми входами второго, десятого элементов И и первого- элемента ИЛИ, выход элемен та НЕ соединен с вторыми входами пятого элемента И и второго элемента

ИЛИ, выход которого соединен с вторым входом девятого элемента И, вторые входы шестого, седьмого и восьмого элементов И соединены с выходами второго, третьего элементов И и первого элемента ИЛИ соответственно.

На фиг. 1 изображена структурная схема предлагаемого устройства; на фиг. 2 - блок вычисления булевых функций, Устройство содержит (фиг. I) шину

) ЗВМ, блок 2 канальных передатчиков, блок 3 канальных приемопередатчиков, вь1ходной регистр 4, регистр 5 состо- яния, мультиплексор 6 данных, де7 11646 шифратор 7 адреса, дешифратор 8 управляющих сигналов, первый селектормультиплексор 9,.второй селектормультиплексор IO второй селектор li, первый селектор 12, ОЗУ 13 первый у элемент ИЛИ.14, шифратор 15, третий .элемент И 16, первый элемент 17 задержки, второй элемент 18 задержки, блок 19 вычисления булевых функций, второй, элемент И 20, первый элемент. 1р

И 21 третий селектор 22, второй элемент ИЛИ 23, выходной дешифратор

24, группу триггеров 25-27, информационный вход 28, вход 29 разрешения, вход 30 запуска и выход 31 бло- 1у ка.

Блок 19 ;.содержит элемент НЕ 32, дешифратор 33, первый, пятый — десятый, четвертый, второй, третий, элементы И 34-43, элементы ИЛИ 44- рр

46 и триггер 47.

Устройство работает следующим образом.

Обмен данными между центральным процессором и устройством для па- у раллельного.обмена информацией осуществляется посредством программных операций и канала 1 обмена, УПО способно хранить шестнадцать разрядов выходного слова: в выходном регист- З ре 4, Любая программная операция, которая загружает информацию, в выходной регистр 4 или регистр 5 состояния, вызывает появление сигнала

"Вывод данных" на соответствующем выходе дешифратора управляющих сигналов.

Входные данные передаются в ка нал I ЭВМ из входного буферного регистра выходного регистра 4 нли регистра 5 состояния в течение канального цикла, "Ввод". Все шестнадцать разрядов помещаются в канал одновременно.

Когда центральный процессор обра.45 щается к внешнему устройству через

УПО, он помещает адрес одного as регистров УПО в канал 1 ЭВМ. Этот адрес принимается блоком 3 канальных приемопередатчиков, дал е, пройдя блок .$0

3 канальных приемопередатчиков, он поступает в дешифратор 7 адреса. Дешифратор 7.адреса дешифрирует.адрес и в случае, если.это адрес одного

as регистров УПО, устанавливает свой!Я триггер. При этом на выходе дешифратора 7 адреса появляется сигнал

"Устройство выбрано", который разре88 8 шает функционирование дешифратора 8 . управляющих сигналов.

Работа дешифратора 8 управляющих сигналов определяется сигналом "Устройство выбрано", младшими разрядами адреса и канальными сигналами, при" сутствующими в канале I ЭВМ. Дешифратор 9 управляющих сигналов вырабатывает соответствующие сигналы, управляющие элементами УПО, из канальных сигналов и этим самым обеспечивает обмен в соответствии с диаграммами обмена канала 1 ЭВМ.

Благодаря работе дешифратора 8 управляющих сигналов УПО представляется центральному процессору и каналу

ЭВМ как три адресуемых регистра: выходной регистр 4, регистр 5 состеяния и входной буферный регистр.

Три младших разряда адреса, находящегося в канале I ЭВМ, запоминаются в дешифраторе 8 управляющих сигналов во время адресной части .цикла обращения к каналу ЭВМ и используются для выбора одного из регистров 4 и 5 или буферного регистра.

Регистр 5 состояния предназначен для хранения информации, управляющей работой УПО. Информация из канала 1

ЭВМ, пройдя блок 3 канальных приемопередатчиков, будет записана в регистр 5 состояния по появлению сигнала "1" на выходе "Выход 0" дешифратора 8 управляющих сигналов.

Управление считыванием информации из выходного регистра 4, регистра 5 состояния и входного буферного регистра осуществляет дешифратор 8 управляющих сигналов. Он выдает сигналы передачи в канал ЭВМ данных на блок

2 канальных передатчиков 2 и блок 3 канальных приемопередатчиков, а также управляет мультиплексором 6 даниых.

Мультиплексор 6 данных выбирает информацию из регистра 5 состояния, выходного регистра и входного буферного регистра. Входной буферный регистр представляет из себя "логический регистр, который имеет адрес, как и "физические" регистры: ре" гистр 4 выходной и регистр 5 состояния. Обратившись через канал ЭВМ к выходному, буферному регистру, центральный процессор получит информацию с выхода первого входного селектора 12 мультиплексора 9, которая поступит в него через блок 3! 164688!

О канальных приемопередатчиков и через

l мультиплексор 6 данных и блок 3 ка- .( нальных приемопередатчиков.

Через мультиплексор 6 данных в канал ЭВМ передается содержимое младшего байта того регистра,код которого присутствует на выходе .

" pec" дешифратора 8 управляющих сигналов. Содержимое старшего байта выходного регистра 4 поступает через 10 блок 2 канальных передатчиков, содержимое старшего байта входного буфера регистра поступает через блок

3 канальных приемопередатчиков.

Информация иэ канала ЭВМ, пройдя. блок 3 канальных приемопередатчиков, будет записана в выходной регистр 4 по появлению сигнала "1" на выходе

"Выход 2" дешифратора 8 управляющих сигналов, 20

Таким образом, блок 2 канальных передатчиков, блок 3 канальных приемопередатчиком, выходной регистр 4, регистр. 5 состояния, мультиплексор

6 данных, дешифратор 7 адреса, дешиф- 2 ратор 8 управляющих сигналов функционируют аналогично прототипу.

После записи информации из канала

ЭВМ в выходной регистр 4 он хранит следующие данные: адрес выборки входа, выхода или слова ОЗУ, признак записи в ОЗУ, код операции логического блока. Адрес выборки требует для хранения девяти-двенадцати разрядов в зависимости от количества входов, выходов и объема ОЗУ, признак записи — один разряд, код ox

Адрес выборки входа, выхода кпи; слова ОЗУ с первого выхода выходного регистра 4 поступает на оба входных селектора"мультиплексора 9 и 10, три селектора 11, 12 и 22, мультиплексор 6 данных и выходной дешифратор 24.

Признак записи с второго выхода выходного регистра 4 поступает на вход запись-чтение 03У 13.

Код операции процессора с третьего выхода выходного регистра 4 поступает на вход шифратора 15.

Первый входной селектор-aeyabmtaex cop 9 выполняет кою утацию входного 5$ поиска данных в шестнадцати каналах в соответствии с адресом выборки, ао ;

М ступившим иэ1выходного регистра 4<

Второй входной селектор-мультиплексор 10 предназначен для выборки одного иэ выходных каналов первого входного селектора-мультиплексора 9 в соответствии с четырьмя разрядами адреса выборки, поступившими из выходного регистра 4.

Второй селектор 1! дешифрирует адрес выборки и в случае, если это адрес входного сигнала, вырабатывает сигнал разрешения, поступающий на стробирующий вход второго входного селекторамультиплексора 10 разрешая тем самым появление информации на его выходе. Второй селектор ll реализуется в общем случае на ПЗУ с органиэацией " свов " разряд, при этом обеспечивается гибкая система адресации входов, выходов и ОЗУ.

Поскольку адрес выборки хранится в выходном регистре 4, то данные на выходе первого входного селекторамультиплексора 9 будут сохранять фиксированное значение до перезаписи информации в выходном регистре 4.

Информация на выходе второго вход-. ного селектора-мультиплексора IO присутствует лишь в течение канального цикла Вывод", когда производится обращение к выходному регистру 4, поскольку на первый стробирующий вход второго входного селектора-иультиплексора 10 подан сигнал с выхода первого элемента 17 задержки. Этим достигается .простая коммутация информации через первый элемент ИЛИ 14 на вход логического блока.

Совместной работой первого и второго входных селекторов мультиплексоров и второго селектора 11 обеспечивается считывание значения одного из входных сигналов и появление этого значения на выходе второго селектора-мультиплексора 10. Это значение сигнала,. пройдя через первый элемент ИЛИ 14, поступит на вход логического бло-. ка 19.

Совместной работой первого.входного селектора-мультиплексора 9, вто- .. рого селектора 11 и выходного реги" стра 4 обеспечивается прием, хранение и передача в канал ЭВМ значений шестнадцати входных сигналов, выб.ранных первым селектором-мультиплексором 9 в соответствии с адресом выборки, поступившим из выходного регистра 4.

1164688

Центральный процессор, записав в выходной регистр 4 адрес выборки в течение канального цикла Вывод", считает значение шестнадцати входных сигналов в канальном цикле "Ввод", обратившись к входному буферному регистру данных УПО и П.

ОЗУ 13 имеет организацию М-слов х 1 разрядов и предназначено для хранения сигналов, характеризующих 10 состояние запоминающей части автомата. Адрес слова ОЗУ 13, в которое ведется запись информации или из которого информация считывается, определяется адресом выборки, посту- 3$ пившим из выходного регистра 4. Тип операции ОЗУ 13, т.е. запись или чтение,. определяется признаком вывода, поступившим иэ выходного регистра 4. Данные в ОЗУ 13 поступают 2g с выхода логического блока 19.

Первый селектор 12.дешифрирует ад-, рес выборки и в случае, если это адрес ОЗУ 13, вырабатывает сигнал разрешения, который поступает на 25 вход выборки ОЗУ 13. Этим разре" шается запись или чтение информации в ОЗУ 13. Первый селектор 12 реализован на ПЗУ с организацией И слов. х 1 разряд. Данные на выходе ОЗУ щ присутствуют только в течение канального цикла "Вывод", поскольку он стробируется сигналом с выхода первого элемента задержки. Данные с выхода ОЗУ 13, пройдя через первую схему ИЛИ 14, поступают на вход блока 19.

Логический блок предназначен для выполнения булевых операций типа И, ИЛИ, НЕ, ЗАПОМНИТЬ и т.д. Эти опера- «р ции выполняются между данными (один разряд), присутствующими на.его входе, и содержимым, регистра-аккумулятора {один разряд). Результат операции присутствует на выходе логического блока до появления результата следующей по Порядку операции.

В качестве примера рассмотрена реализация следующих логических операций: $6

Х вЂ” А,,Х А, Х.А АА, Х g А-. А, Х >А A 55

Х V А-А, А -А, A As где Х вЂ” данные на входе 28;

А — содержимое регистра-аккумулятора (О-триггер 47); — - операция записи в А).

Элементы 32, 42 и 45 обеспечивают выполнение упомянутых логических операций между входными данными и содержимым регистра" аккумулятора (D -триггер 47) .

Дешифратор 33, группа элементов

И 34-41 и третий элемент ИЛИ 46 об...разуют селектор-мультиплексор "8 каналов в I, который коммутирует требуемый результат операции на информационный вход З -триггера 47. Тип логической операции задается кодом на входе дешифратора ° .

На синхровход 17 -триггера 47 подается строб с выхода второго элемента 18 задержки.

В качестве выхода логического блока используется единичный выход 2 триггера 47, нулевой выход используется при выполнении логических операций е

Обычно число логических операций равно 16 — 64, причем широко. исполь зуется подмножество операций, для чего приходится использовать шифратор 15.

Данные с выхода блока 19 поступают на один из каналов мультиплексора 6 данных, на вход ОЗУ 13 или на вход первого элемента И 21.

Регистр 5 состояния управляет выводом значений выходных сигналов.

Он имеет два разряда, состояния этих разрядов могут быть считаны через мультиплексор 6 данных в канал 3ВМ.

Первый разряд регистра состояния с его первого выхода поступает на вход второго элемента И 20, Он предназначен для передачи значения выходного сигнала или сигнала на вход логического блока 19 через канал ЭВМ 1 и регистр 5 состояния логическому блоку 19 или выходному дешифратору 24.

Ф

Второй разряд регистра 5 состояния с его второго выхода управляет передачей значения сигнала в выходной дешифратор 24 либо из регистра 5 состояния либо с выхода логического блока 19. Если этот разряд имеет состояние "1", то в выходной дешифратор

24 на его младший управляющий вход поступают данные из первого разряда регистра 5 состояния через второй элемент И 20 и второй элемент ИЛИ торами-мультиплексорами 9 и 10 либо обращение к ОЗУ 13, либо установ ка одного из триггеров выходным дешифратором 24. После появления сигнала Вывод данных" на выходе второго элемента задержки блок 19 выполнит логическую операцию над данными °

Таким образом, предлагаемым уст-ройством обеспечивается гибкая предобработка, ввод и вывод данных, необходимая для реализации управляющего автомата в соответствии с системой булевых функций. При этом в качестве аргументов могут быть использованы данные на входе первого входного селектора-мультиплексора 9, данные из ОЗУ 13 или с выхода реги-. стра 5 состояния. Вычисленные значения могут быть помещены в ОЗУ !3, переданы в канал ЭВМ через мультиплексор 6 данных либо использоваться для управления состоянием триггеров

25 — 27, т ° е. изменения значений выходных сигналов УПО.

Управление состоянием триггеров

25-27 обеспечивается также совместной работой выходного регистра 4 и регистра 5 состояния.

УПО работает только под управле" нием центрального процессора ЭВМ, в состав которого оно входит.

Использование изобретения позволяет расширить. функциональные возможности устройства путем обеспечения предобработки входного канала данных в соответствии с булевыми функциями непосредственно в устройстве параллельного обмена информацией, что при общем числе входных и выходных сигналов большем тридцати двух дает экономию памяти микро-ЭВМ и повьппает ее быстродействие. В одном из случаев конкретного применения производительность ЭВМ была повышена на порядок, объем памяти сокращен в пять раз °

13 1164688

23. Эти же данные поступают на вход блока 19 через второй элемент И 20 и первый элемент ИЛИ 14. Если второй разряд регистра 5 состояния имеет состояние "0" то в выходной дешифратор

24 на его младший управляющий вход поступит разряд данных с выхода логического блока 19 через первый элемент

И 21 и второй элемент ИЛИ 23.

Третий селектор 22 дешифрирует ад- 10 рес выборкии,в случае, если это адрес выходного сигнала, вырабатывает сигнал разрешения, который поступает на вход выборки выходного дешифратора 24, разрешая его работу, Третий 15 селектор 22 реализован на ПЗУ с ор-. ганиэацией N слов х 1 .разряд, Выходной дешифратор 24 предназначен для управления состояниями группы триггеров 25 — 27. В случае, 20 если на младшем управляющем:входе выходного дешифратора 24 сигнал имеет значение "0", то при обращении к выходному дешифратору 24 выбирается нечетный выход, а если "1", то чет- 2$ ный. Какой из триггеров при этом меняет или подтверждает свое. состояние определяет адрес выборки, поступивший из выходного регистра 4 на о старшие управляющие входы дешифратора 24.

Совместная работа узлов УПО синхронизируется сигналом "Вывод дан ных", который последовательно проходит третий элемент И 16, первый элемент 17 задержки и второй эле М мент 18 задержки.

При появлении сигнала "Вывод данных" вместе с сигналом "Вывод 2" на, соответствующих выходах дешифратора 8 управляющих сигналов произойдет запись информации в выходной регистр 4, а также в зависимости от состояния выходов, селекторов 11,12 и 22 будет выполнена одна из операций: считывание значения одного иэ входов первыми вторым входными селек"

1164688

l164688

Составитель С. Пестмал

Техред N.Гергель Корректор C. Шекмар

Редактор 10. Ковач

Заказ 4 186/44

Тирж 710 Подписное

ЗНИИПИ Государственного комитета СССР по делам изобретений и открытий

1)3035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП "Патейт",- г. Ухгород, ул. Проектная, 4