Вычислительное устройство

 

ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее первый. второй и третий сдвиговые регистры, первый, второй, третий и четвертый коммутаторы, семь сумматоров-вычитателей, причем выходы младших разрядов первого, второго и третьего сдвиговых регистров соединень с первыми входами операндов соответственно первого, второго и третьего сумматоров-вычитателей, вторые входы операндов которых соединены с выходами соответственно первого, третьего коммутаторов и входом угловьрс значений устройства , разрядные выходы первого и второго сдвиговых регистров соединены с информационными входами соответственно первого, второго и третьего, четвертого коммутаторов, выходы первого и второго сумматоров-вычитателей соединены с первыми входами операндов соответственно четвертого и пятого сумматоров-вычитателей, вторые входы операндов которых соединены с вы:ходами соответственно третьего и первого коммутаторов, выходы четвертого и второго коммутаторов соединены с первыми входами операндов соответственно шестого и седьмого сумматоров-вычитателей , выходы которых соединены с информационными входами соответственно первого и второго сдвиговых регистров, выход третьего сумматора-вычитателя соединен с информационным входом третьего сдвигового регистра, выходы четвертого и пятого сумматоров-вычитателей соединены с вторыми входами операндов соответственно шестого и седьмого сумматоров-вычитателей, отличающееся тем, что, с целью расширения функциональных возможнос (Л тей за счет умножения и деления координат на произвольные коэффициенты , устройство содержит сдвиговые регистры с четвертого по седьмой, пятый, шестой и седьмой коммутаторы, первый, второй и третий .сумматоры, вычитатели с первого по четвертый, злемент задержки и блок управления, 9д 4 причем блок управления содержит дешифратор , генератор тактовых импульсов , двоичный счетчик, элемент 2-2ИЭд :о 9) -ШШ-НЕ, элемент 2-ЯИ-ИГШ, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй элементы .И, элемент НЕ, причем первый выход деошфратора соединен с первым и вторым входами элемента 2-2И-ИЛИ-НЕ и с первыми входами первого элемента И и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй выход дешифратора соединен с третьим входом элемента 2-2И-ИЛИ-НЕ, выход которого соединен с вторым входом элемента ИСКЛЮЧАЩЕЕ ИЛИ, которого соединен с вторым входом первого элемента И и входом

СОЮЗ СОВЕТСНИХ . СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

09) ГИ) у(5)) С 06 F 7/544

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOIVIY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3644702/24-24 (22) 27.09.83 (46) 30.06.85. Бюл. й- 24 (72) В.Н.Синенко, Е.И.Духнич, В.Д.Бартошевский, В.В.Владимиров и Б.К.Орлов (53) 681.327(088.8) (56). 1. Авторское свидетельство СССР

В 796844, кл. С 06 F 7/38, 1981.

2.: Парини. Система ДИВИК для решения смежных навигационных задач.—

"Улектроника", 1966, 11 18, с. 30-33 (прототип).. (54) (57) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее первый.„ второй и третий сдвиговые регистры, первый, второй, .третий и четвертый коммутаторы, семь сумматоров-вычитателей, причем выходы младших разрядов. первого, второго и третьего сдвиговых регистров соединены с первыми входами операндов соответственно первого, I второго и третьего сумматоров-вычи.тателей, вторые входы операндов которых соединены с выходами соответственно первого, третьего коммутаторов и входом угловых значений устройства, разрядные выходы первого и второго сдвиговых регистров соединены с информационными входами соответственно первого, второго и третьего, четвертого коммутаторов, выходы первого и второго сумматоров-вычитателей соединены с первыми входами операндов соответственно четвертого и пятого сумматоров-вычитателей, вторые вхо-. ды операндов которых соединены с выходами соответственно третьего и первого коммутаторов, выходы четвертого и второго коммутаторов соединены с первыми входами операндов соответственно шестого и седьмого сумматоров-вычитателей, выходы которых соединены с информационными входами соответственно первого и второго сдвиговых регистров, выход третьего сумматора-вычитателя соединен с информационным входом третьего сдвигового регистра, выходы четвертого и пятого сумматоров-вычнтателей соединены с вторыми входами операндов соответственно шестого и седьмого сумматоров-вычитателей о т л и—

t а ч а ю щ е е с я тем, что, с целью Е расширения функциональных возможностей за счет умножения и деления координат на произвольные коэффициенты,. устройство содержит сдвиговые регистры с четвертого по седьмой, пятый, шестой и седьмой коммутаторы, первый, второй и третий .сумматоры, вычитатели с первого по четвертый, элемент задержки и блок управления, причем блок управления содержит дешифратор, генератор тактовых импульсов, двоичный счетчик, элемент 2-.2И-KlH-HF, элемент 2-2И-ИЛИ, элемент ИСКЛЮЧАММЦЕЕ ИЛИ, первый и второй элементы,И, элемент НЕ, причем первый выход дешифратора соединен с первым и вторым входами элемента 2- 2И-ИЛИ-НЕ и с первыми входами первого элемен-,фШ та И и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй выход дешифратора соединен с третьим входом элемента 2-2И-ИЛИ-HE выход которого соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, вы ход которого соединен с вторым входом первого элемента И и входом

116 элемента НЕ, третий выход дешифратора соединен с четвертым входом элемента 2-2И-ИЛИ-НЕ, четвертый выход дешифратора соединен с первым входом второго элемента И, второй вход которого соединен с выходом первого элемента И, выход элемента НЕ соединен с вьиодом второго элемента И,:-выход генератора тактовых импульсов соединен со счетным входом двоичного счетчика, первый вход элемента 2-2И-ИЛИ соединен с информационным выходом третьего сумматора-вычитателя, второй вход элемента 2-2И-ИЛИ соединен с информационным выходом седьмого сумматора-вычитателя, первый вход дешифра" тора соединен с выходом четвертого вычитателя, второй вход дешифратора соединен с выходом третьего вычитателя устройства, третий вход дешифратора соединен с выходом третьего сумматора, выходы разрядов двоичного счетчика соединены с управляющими входами первого, второго, третьего, четвертого и седьмого коммутаторов, четвертый выход дешифратора соединен с управляющими входами третьего, четвертого и пятого сумматоров-вычитателей, выход второго элемента И соеди нен с управляющими входами шестого и седьмого сумматоров-. вычитателей, выход первого элемента И соединен с управляющими входами первого и второго сумматоров-вычитателей и пятого и шестого коммутаторов, причем третий вход и четвертый инверсный вход эле4696 мейта 2-2И-ИЛИ соединены с входами выбора операций устройства, причем выходы младших разрядов четвертого, пятого, и шестого сдвиговых регистров соединены соответственно с первым, вторым и третьим входами пятого коммутатора, разрядные выходы четвертого, пятого и шестого сдвиговых регистров соединены соответственно с первым, вторым и третьим информационными входами шестого коммутатора, выход шестого коммутатора соединен с информационным входом седьмого ком.мутатора, выход которого соединен с входом элемента задержки, -выход которого соединен с первыми входами операндов первого сумматора и перво-. го вычитателя, выходы которых соединены с информационными входами соот. ветственно пятого и шестого сдвиговых регистров, информационный вход четвертого сдвигового регистра соединен с выходом пятого коммутатора, вторыми входами операндов первого и второго сумматоров и первого, второго и четвертого вычитателей, выход седьмого коммутатора соединен с пер. выми входами операндов второго сумматора и второго вычитателя, выходы которых соединены с первыми входами операндов третьего сумматора и третьего вычитателя, вторые входы операндов которого соединены с выходом младшего разряда седьмого сдвигового регистра и его информационным,входом.

Устройство относится к вычислительной технике, предназначено для построения íà его основе специализированных ЦВМ.

Известно арифметическое устрой- 5 ство, работающее с информацией, представленной в. виде векторов, предназ-, наченное для решения задач, содержа-: щих большое количество тригонометрических функции (1g . . Недостатком устройства является представление результатов вычислений в масштабе КФ1.

Известно арифметическое.устройство (2), работакицее по усовершенствованному алгоритму Волдера:

-1+2 .get -2;Ф1 у:, ;+q.ó 2 + ;х;2 + .q х;2 .4г -1+

q„„1 Я;-(;М;4 где („ sign 0„ для вычисления значений у =у со$9+х $1п9 х=х сов -у„ sing

3 1646об

Недостатком таких устройств является отсутствие возможности умножения и/или деления координат на произвольные коэффициенты.

Цель изобретения — расширение функциональных воэможностей устройства за счет вычисления выражений вида:

А у = — (y cosg+x„ з1п q ), А х = -(х;соз(-у; з1п< ), () 1о или

А

R = — х +у2

6 =. arctg у /х,.

При 2=К устройство позволяет произ-; водить умножение координат на число

А с компенсацией изменения масштаба, а при А=К вЂ” деление координат век-! тора на константу Z.

Поставленная цель достигается .тем, что в вычислительное устройство, содержащее первый, второй и третий сдвиговые -регистры, первый, второй, третий и четвертый коммутаторы, семь сумматоров-вычитателей, причем выходы младших разрядов первого, второго и третьего сдвиговых регистров соединены с первыми входа-. ми операндов соответственно первого, второго и третьего сумматоров-вычи- тателей, вторые входы операндов которых соединены с выходами соответст-35 веино первого, третьего коммутаторов и входом угловых значений устройства, разрядные выходы первого и второго сдвиговых регистров соединены с информационными входами соответственноЬ40 первого, второго, третьего и четвертого коммутаторов, выходы первого и второго сумматоров-вычитателей соединены с первыми входами операндов соответственно четвертого и пятого 45 сумматоров-вычитателей, вторые входы операндов которых соединены с выходами соответственно третьего и первого коммутаторов, выходы четвертого и второго коммутаторов соединены с 50 первыми входами операндов соответственно шестого и седьмого сумматоров. вычитаталей, выходы которых соединены с информационными входами соответственно первого и второго сдвиговых 55 регистров, выход третьего сумматоравычитателя соединен с информационным входом третьего сдвигового регистра, выходы четвертого и пятого сумматоров-вычитателей соединены с вторыми входами операндов соответствеНно шестого и седьмого сумматоров-вычитателей, дополнительно введены сдви-.говые регистры с четвертого по седьмой, пятый, шестой и седьмой коммутаторы, первый, второй и третий сумматоры, вычитатели с первого по четвертый, элемент задержки и блок уп" равления, причем блок управления содержит дешифратор, генератор тактовых импульсов, двоичный счетчик, элемент 2-2И-ИЛИ-НЕ, элемент 2-2И-ИЛИ, . элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй элементы И,. элемент НЕ, причем первый выход дешифратора соединен с

1 первым и вторым входами элемента 2-2И-ИЛИ-НЕ и с первыми входами первого элемента И и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй выход дешифратора соединен с третьим входом элемента 2-2И-ИЛИ-НЕ, выход которого соединен со вторьм входом элемента ИСКЛЮЧАКЩЕЕ ИЛИ, выход которого соединен с вторым входом .первого элемента И и входом элемента НЕ, третий выход дешифратора соединен с четвертык входом элемента 2-2И-ИЛИ-НЕ, четвертый выход дешяфратора соединен с первым входом второго элемента И, второй вход которого соединен с выходом первого элемента И, выход элемента НЕ соединен с выходом второго элемента И, выход генератора тактоBbIx импульсов соединен со счетным входом двоичного счетчика, первый вход элемента 2-2И-ИЛИ соединен с информационным выходом третьего сумматора-вычитателя, второй вход элемента 2-2И-ИЛИ соединен с информационным выходом седьмого сумматора -вычитателя, первый вход дешифратора соединен с-выходом четвертого вычитателя, второй вход дешифратора соединен с выходом третьего вычитателя, третий вход дешифратора соединен с выходом третьего сумматора, выходы разрядов двоичного счетчика соединены с управляющими входами первого, второго, третьего, четвертого и седьмого коммутаторов, четвертый выход дешифратора соединен с управляющими входами третьего, четвертого и пятого сумматоров-вычитателей, выход второго элемента И соединен с управляющими входами шестого и седьмого сумматоров-вычитателей, выход первого эле1164696

15 (4).

25

55 мента И соединен с управляющими входами первого и второго сумматоров"вычитателей и пятого и шестого коммутаторов, третий. вход и четвертый ин. версный вход элемента 2-2И-ИЛИ соедииены с входами выбора операций устройства, причем выходы младших разрядов четвертого, пятого и шестого сдвиговых регистров соединены соответственно с первым, вторым и третьим входа" ми пятого коммутатора, разрядные выходы четв ер того, пято ro и ше сто го сдвиговых регистров соединены соответственно с .первым, вторым и третьим информационными входами шестого коммутатора, выход шестого коммутатора соединен с информационным входом седьмого коммутатора, выход которого соединен с входом элемента задержки, вьмод которого соединен с первыми входами операндов первого сумматора и первого вычитателя, информационные выходы которых соединены с информационными входами соответственно пятого и шестого сдвиговых регистров, информационный вход четвертого сдвигового регистра соединен с выходом пятого коммутатора, вторыми входами операндов первого и второго сумматоров и первого, второго и четвертого вычитателей, выход седьмого коммутатора соединен с первыми входами операндов второго сумматора и второго вычитателя, выходы которых соединены с первы- 35 ми входами операндов третьего сумматора и третьего вычитателя, вторые входы операндов которого соединены с выходом младшего разряда седьмого сдвигового регистра и его информационным входом. . На фиг.1 представлена структурная схема вычислительного устройства, . на фиг.2 — структурная схема блока. управления 29; на фиг.3 — алгоритм работы устройства.

Устройство содержит регистры 1-7, . сумматоры-вычитатели 8-14, коммутаторы 15-21, сумматоры 22-24, вычита- .тели 25-28, блок управления 29, выход устройства 30, входы и выходы блока 20 управления 31-39, элемент задержки 40, выход устройства 41.

Блок управления 29 содержит генератор тактовых импульсов 42, двоичный счетчик 43, элемент 2-2И-ИЛИ-НЕ

44, элемент 2-2И-ИЛИ 45, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, 46, первый и второй элементы И 47 и 48, элемент НЕ 49, дешифратор 50.

Работу устройства можно описать итерационным алгоритмом: х =х +,х 2 - у;.2 — ; „,у,2

t у =у+ у2 + х2 + .g. х ° 2

»».1

-»-2

Z 2, если G; =1, -Е; 2", если 6„=-1, 6;„=6;- ; ;

=sign 6; Лля,вычислений (2} (8, =q) („ =sign у лля вычислений (3} (e,=o) +1, если,2; =Ъ; =+1, О, если ;ф 1(;

-1, если 2„. = Ъ,=-<

P» = -»gn(Z;-А), 2(„=- sign(.Е;+ 2; Z; 2 -A), (i 1,2,...,n d =О) На каждой итерации происходит поворот координат на угол М; .с изменением их масштаба и проверкой сходности итерационного процесса (проверка равенства R„= g„).

При вычислении соотношений (2) устройство работает следующим образом.

Текущие значения координат х;, у, угла О; и величин 4, 2 °, Е, и А хранятся в регистрах 1-7 соответственно. С начала очередной итерации блок управления на свои выходы выдает сигналы в соответствии с алгоритмом, представленным на фиг.3.

Коммутаторы 15, 17 соединяют свои входы с вьмодами регистров 1, 2 таким образом, чтобы на входах сумматороввычитателей 8, 9 появились операнды х, у, сдвинутые íà i разрядов вправо, а коммутаторы 16, 18 таким образом, чтобы. операнды сдвинулись на 2i разряда. Сумматоры-вычитатели 11-14 по управляющим сигналам с блока 29 выда-; ют.новые значения координат х й, у;»,, которые записываются в регистры

1 и. 2. По сигналу б;.1, с выхода 39 блока 29 коммутаторы 19 и 20 выдают на. свои выходы значения выбрав его из величин Z„ ., Z., Z, °

Коммутатор 21 сдвигает это значе" ние. на (i+1) разрядов и передает его на сумматор 23 и вычитатель 26 для образования значений (Zr< 2„ 2 ).

7 1164

Одновременно с выхода элемента 40 получается значение Z 2, которое поступает на сумматор 22 и вычитатель

25 для образования соответственно веI Ъ личин Z; „и Z которые записываЭ ются в регистры 5 и 6. В регистре 4 остается значение Z- . На вход 30 11 устройства поступает величина, и сумматор-вычитатель 10.выдает значение 8; 1, которое запишется в ре- 10 гистр 3.

Величина А поступает из регистра

7 на сумматор 24 и вычитатели 27 и

28 для вычисления соответственно величин (Z +Z; 2 . -А) и (Z<-А), кото- 15 рые поступают в блок 29 по входам

35, 34, 33 для определения величины . х и Z . Необходимость определения

1 трех значений Z связана с тем обl+( стоятельством, что в текущей итера- 20 ции величины G еще не известна и

1 определяется в блоке 29 только перед следунхцей итерацией.

Реализация вычислений (3) происходит аналогичным образом, за исклю 25 чением того, что в блоке 29 величина определяется по знаку координат у, снимается с входа 32.

После дополнения всех итераций. поворота выступа значения координат З0 получаются умноженными на числа А или поделенными на Z без дополнительного удлинения в k раз. Коммутаторы 15, 16 или 21 могут

lIpедставлять собой, HcIIlpHMPp Jlh 35 типлексоры, имекицие управляющий вход для номера итерации, и информационных входов и один выход. Они соединяют один из входов с выходом. Так, по номеру итерации коммутатор 21 вы- 40 дает значение Z;2, которое и по696 8 ступает на блок задержки 40, сумматор 23 и вычитатель 26 для сложения (вычитания) с величиной Z1 .

Коммутаторы 19 и 20, отличаются друг от друга тем, что первый получает на входах и выдает на выходе последовательные коды чисел 2, . а второй — параллельные. Схемная реализация коммутаторов зависит от способа кодирования величины (.

Схема блока управления может быть синтезирована известными инженерными приемами как микропрограммный автомат по микропрограмме, приведенной на фиг.3 ° На фиг.2 приведена схема блока управления, которая содержит дешифратор знака операнда, генератор, счетчик СТ2 и логические схемы. Элемент DC1 дешифратора 50 служит для определения величины g по знаку операнда со входа 33, а элементы DC2 и

DC3 дешифратора 50 — величины Я .

Эти величины подаются на схему логической равнозначности, с выхода которой получается сигнал Д =0 при 3 .

Знак б с помощью коньюнктора определяется по знаку g . .Сигнал d подается на выход 39. Элемент DC4 дешифратора 5V предназначен для определения величины ; по знаку 8 или у, поступающим на входы 31 или 32. Элемент 48 предназначен для определения знака величины (6 которая вместе с сигналом Р =0 подается на выход 38.

Генератор G служит для выдачи импульсов с частотой выполнения итерации. Эти импульсы пересчитываются счетчиком 43, который по выходу 36 выдает код номера итерации. Сигналы начальной установки блока не показаны.

1164696

1164696

116.4696

Составитель В.Венцель

Редактор В.Ковтун Техред.О;Ващишина .Корректор А.Обручар

Заказ 4187/45 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР . по делам изобретений и открыгий

113035 москва, Ж-35, Раушская наб., д.4/5

Филиал ППП "Патент", r.Óæãîðîä, ул.Проектная, 4