Конвейерный делитель

 

КОНВЕЙЕРНЫЙ ДЕЛИТЕЛЬ, состоящий из 2К вычислительных ячеек, образующих линейку, каждая из вычислительных ячеек содержит элементы И, ШШ, НЕ, ИСКЛЮЧАЮЩЕЕ ШШ, причем первый вход первого элемента И соединен с первыми входами второго, третьего, четвёртого, пятого элемен , тов И и с выходом элемента ИСКЛЮЧАЮЩЕЕ ШШ, входы которого соединены соответственно с входом делителя вычислительной ячейки и со знаковым входом вычислительной ячейки, второй вход первого элемента И соединен .с первыми входами шестого и седьмого элементов И, с вторьми вводами третьего и четвертого элементов И и с входом переноса вычислительной ячейки, второй вход второго элемента И соединен с вторыми входами шестого седьмого и пятого элементов И, с третьим входом третьего элемента И, третий вход четвертого элемента И соединен с выходом первого,элемента НЕ, третий вход седьмого элемента И соединен с выходом второго элемента НЕ, вход которого соединен с выходом элемента ИСКЛЮЧАНЩЕЕ ИЛИ, третий вход пятого элемента И соединен с выходом третьего элемента НЕ, вход которого соединен с входом переноса вычислительной ячейки, выходы первого , второго и шестого элементов И соединены с входами первого элемента ИЛИ, выход которого является выходом переноса вычислительной ячейки, выходы третьего, четвертого, седьмого и пятого элементов И соединены с входами второго элемента ИЛИ, выход которого является выходом частного остатка вычислительной ячейки, О) знаковый вход и вход переноса

09) OD

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

G 06. F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCXOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

fl0 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬГГИЙ (21) 3606272/24-24 (22) 10.06.83 (46) 30.06.85. Бюл. в» 24 (72), В.В.Шатилло и С.H .Ïðîõîðîâ (71) Харьковский ордена Ленина политехнический институт им. В.И.Ленина (53) 681.325(088.8) (56) Авторское свидетельство СС ?

У 602944, кл. С 06 F 7/52, 1976.

Карцев М.А., Брик. В.А. Вычислительные системы и синхронная арифметика. М,: Радио и связь, 1981, с. 235, рис. 5.4.1. (54) (57) КОНВЕЙЕРНЫЙ ДЕЛИТЕЛЬ, со- . стоящий из 2К вычислительных ячеек, образующих линейку, каждая иэ вычислительных ячеек содержит элементы

И,. ИЛИ, НЕ, ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход первого элемента И соединен с первыми входами второго, третьего, четвертого, пятого элементов И и с выходом элемента ИСКЛЮЧА10ЩЕЕ ИЛИ, входы которого соединены соответственно с входом делителя вычислительной ячейки и со знаковым входом вычислительной ячейки, второй вход первого элемента И соединен с первыми входами шестого и седьмого элементов И, с вторыми входами третьего и четвертого элементов И и с входом переноса вычислительной ячейки, второй вход второго элемента И соединен с вторыми входами шестого, седьмого и пятого элементов И, с третьим входом третьего элемента

И, третий вход четвертого элемента

И соединен с выходом первого,элемента НЕ, третий вход седьмого элемента

И соединен с выходом второго элемента НЕ, вход которого соединен с выкодом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, третий вход пятого элемента И соединен с вы-. ходом третьего элемента НЕ, вход которого соединен с входом переноса вычислительной ячейки, выходы первоrq, второго и шестого элементов И соединены с входами первого элемента

ИЛИ, выход которого является выходом переноса вычислительной ячейки, выходы третьего, четвертого, седьмого и пятого элементов И соединены с входами второго элемента ИЛИ выO ход которого является выходом част- Е ного остатка вычислительной ячейки, знаковый вход и вход переноса

1 (a-t)-й вычислительной ячейки (=

=2,...,2К) соединены соответственно л со .знаковым выходом и выкодом пере- Я носа 1 -й вычислительной ячейки, . входы делимого, делителя вычислительных ячеек являются информационными входами конвейерного делителя, выход переноса первой вычислительной ячейки и выходы частных остатков вычислительных ячеек являются соответственно выходом частного и выходом остатка конвейерного делителя, о т -. л и ч а ю щ и и с .я тем, что, с целью сокращения аппаратурных затрат„ в каждую 1 -ю вычислительную ячейку (1=2,...»К,р.2,.. ° »2K) введены вось- )Ь мой элемент И, четвертый элемент НЕ, элемент задержки и элемент памяти, а в первую и (К+1)-ю вычислительные ячейки введены восьмой„девятый и десятый элементы И, четвертый элемент

- НЕ, элемент задержки и первый и второй элементы памяти, каждый элемент

1164699 памяти содержит четыре элемента И, элемент ИЛИ, элемент НЕ и, элемент задержки, выход которого соединен с входом элемента НЕ, а вход является входом разрешения подачи информации па элемент памяти, с которым соединены первые входы первого и второго элементов И, первый вход третьего элемента И соединен с выходом элемента НЕ, второй вход первого элемента

И и второй вход третьего элемента И, соединенный с первым входом четвертого элемента И, являются информационными входами элемента памяти, второй вход второго элемента И является входом сброса элемента памяти, третий вход второго элемента И соединен с вторым входом четвертого элемента И и с выхоцом элемента ИЛИ, который является информационным вы-ходом элемента памяти, выходы первого, второго, третьего и четвертого элементов И соединены с входами элемента ИЛИ, причем вход разрешения подачи информации и вход сброса. элемента памяти являются соответствующими управляющими входами вычислительной ячейки, информационные входы первого элемента памяти всех вычислительных ячеек являются соответственно информационными входами делимого и частного остатка вычислительной ячейки, информационные входы второго элемента памяти первой и (К+1)-й вычислительных ячеек являются соответственно входами установки единицы и знакового сигнала этих вычислительных ячеек, выход первого элемента памяти в каждой вычислительной ячейке соединен с третьими входами третьего, седьмого и пятого элементов И и с входом первого элемента НЕ, первый вход восьмого элемента И соединен с выходом второго элемента ,ИЛИ, второй вход восьмого элемента

И соединен с первым управляющим вхоИзобретение относится к вычисли-: тельной технике н может быть исполь дом вычислительной ячейки, четвертые входы третьего, четвертого, седьмого и пятого элементов И соединены с выходом четвертого элемента НЕ, вход которого соединен с выходом элемента задержки, вход которого соединен с первым управляющим входом вы- числителЬной ячейки, выход восьмого элемента И соединен с входом второго элемента ИЛИ, выходы вторых элементов памяти первой и (К+1)-й вычислительных ячеек являются выходами их знаковых сигналов, входы девятого элемента И в первой и (К+1)-й вычислительных ячейках соединены соответственно с выходом первого элемента ИЛИ и с первым управляющим входом вычислительной ячейки, входы десятого элемента И в первой и (К+1)-й вычислительных ячейках соединены соответственно с первым управляющим входом и входом установки единицы вычислительной ячейки, выходы девятого и десятого элементов И соединены с входами первого элемента ИЛИ, входы знаковых сигналов всех вычислительных ячеек, кроме первой и (К+1)-й соединены между собой, выход частного остатка каждой последующей вычислительной ячейки соединен с входом частного остатка предыдущей вычислительной ячейки, вход разрешения подачи информации каждой вычисли ельной ячейки кроме К-й соединен с входом разрешения подачи информации каждой последующей вычислительной ячейки, .вход сброса каждой вычислительной ячейки соединен с входом. сброса последующей вычислительной ячейки, выход переноса первой вычислительной ячейки соединен с входом переноса и знаковым входом 2К-й вычислительной ячейки, вход частного остатка 2К-й вычислительной ячейки является информационным входом конвейерного делителя. зовано в специализированных цифровых вычислительных устройствах.

В момент времени Т, равный

+1Л Л

Т Т <(m«N«i „,с,„„„„) появляется сигнал переноса йа выходе схемы формирования переноса вычислиSS тельной ячейки 2-1, который является сигналом переноса из первой ступени конвейера. Одновременно с ним появляется сигнал на выходе схемы з 1164

Целью изобретения является сокращение аппаратурных затрат.

На фиг.1 представлена функциональная схема предлагаемого конвейерного делителя; на фиг.2 — функциональ- S ная схема вычислительной ячейки первого типа; на фиг.З вЂ” функциональная схема вычислительных ячеек второго типа; на фиг.4 — функциональная схема элементов памяти.

Конвейерный делитель состоит из

2К вычислительных ячеек 1-2, образующих линейку, каждая (-я (j =2«...«2К) вычислительная ячейка 1 содержит группы из пяти элементов.И 3, группу из трех элементов И 4, элементы ИЛИ

5 и 6, элемент ИСКЛЮЧАЮЩЕЕ.ИЛИ 7, четыре элемента НЕ 8, элемент.9 задержки и элемент 10 памяти, а первая и (К+1)-я вычислительные ячейки 2 содержат группу из пяти элементов И 3, группу из пяти элементов И 4, элементы ИЛИ, 5 и 6, элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ 7, четыре элемента НЕ 8, элемент 9 задержки и элементы 10 и. 11 памяти.

Работа делителя организована следующим образом.

Две ступени конвейера, замкнутые информационно друг от друга, рабо- 30 тают поочередно: пока в одной идет подготовка к вычислению, в другой—

- вычислительный процесс, и наоборот..

При этом для достижения максимальной производительности, минимальное чис- 35 ло ячеек в ступени конвейера выбираегся так, чтобы время, .необходимое на подготовку одной ступени конвейера к вычислению, не превышало времени вычислительного процесса в другой 40 ступени конвейера.

В исходном состоянии на управляю(Й), (2), (i) щих входах Z(, Z2 «Z,,Е установлен сигнал "1", на управляющем входе Z, — сигнал "0". (fj

Эти управляющие воздействия в первой и второй ступени конвейера готовят элемент 10 памяти к приему информации о делимом, разрешают работу схемам формирования суммы первой ступени конвейера и схеме формирования переноса вычислительной ячейки 2-1.

Процесс вычисления начинается с подачи на информационные входы С «

C («Ся «Q»->«ао а, ° ° ° а7»ответствующих разрядов чисел С и А, а на управляющие входы Z< и "Уста699 4 новка 1" — соответственно сигналов

"0" или "1". Сигнал "0" на управляющем входе Z осуществляет сброс зле2 ментов 10 и 11 всех вычислительных ячеек.. Сигнал "1" на входе 11Установка 1" устанавливает в исходное состо. яние схему формирования переноса вычислительной ячейки 2-2 и элемента 11 памяти, на выходах которых

11 l I устанавливается сигнал 1

Для правильной установки начальной информации длительность (:(сигнала "0" на входе Z (после чего установлен в "1") и длительность с хранения разрядов числа А на входах конвейерного делителя и "1" на входе "Установка 1" (после чего установлены в "0") должны удовлетворять условиям ф >Л

"1 "max и + "max ил» «

Л Л

"1- "1 "ВС1» И "Olin И

1Л И Л 2 - " ) 4""1ИС«Х И "%ах ИПф "ma» ИСК.NhH

Л l где <пах ил(1 «1»ц«» искми- максимальное время переходного процесса соответственно, в логическом элементе ИЛИ и ИСКЛЮЧАЮЩЕЕ ИЛИ.

Разряды делителя С хранятся на входах конвейерного делителя в течение всего времени деления.

После установления на выходах элементов 10 и 11 памяти начальных состояний, т.е. соответственно раз,рядов делимого и единицы, и на схеме формирования переноса вычислительной ячейки 2-2 начального состояния, соответствующего единице на выходе, схемы формирования суммы и схемы формирования переноса первой ступени. конвейера начинают вычисление младших разрядов первого остатка dk1, ((»+ )(° ° «dy> „) f H переноса из пер вой ступени койвейера« которое заканчивается верез время Т, определяемое временем распространения перехбдного процесса сквозь все схемы формирования переноса первой ступени конвейера и равное

Т=К1

Л

\,(. Л " 1Иах И2 С«ия» ИЛи! (1.И1с«Х ИСХ ° ИЛИ

1 164699

35 формирования суммы вычислительной ячейки 2- 1, последней из схем формирования суммы в первой ступени конвейера, остальные к этому моменту времени уже закончили работу.

В момент времени Т первая сту! пень конвейера заканчивает работу и на управляющий вход 2 подается

{»)

1 сигнал "1", который осуществляет запоминание информации на выходах схем формирования суммы вычислительных ячеек 1 и 2-1 первой ступени конвейера и на выходе схемы формирования переноса вычислительной ячейки 15

2-1, и запрещает отработку сигналов на их входах, Независимо от этого в вычислительных ячейках второй ступени конвейера продолжается вычислег ние в течение времени Т- {, ма иск идти. 20

Пока во второй ступени конвейера идет вычисление, в первой ступени конвейера производится подготовка к второму циклу вычислений, заключающаяся в переписи К-1 младших раз- 25 рядов первого частного остатка d{ Ä1Ä

9 21 2К"»! Р ,...,d(2< )», полученного на со.— 21» 2 -)»

l, ответствующем выходе » -й вычислительной ячейки, в элемент 10 памяти

1 ({ -1)-й вычислительной ячейки, где 30

A=K+1, К+2,...,2К-i, при этом одновременно на вход делителя Й2„ подается следующий разряд делимого А-а2{,, который записывается в элемент 10 памяти (2К-1)-й вычислительной ячейки 1. Запись производится с помощью отрицательного импульса, длительностью t, на управляющем, {w) входе Z» подаваемом в момент времени Т +t4, определяемый 40

> л г Ф A» "тС» »»Е t "оси» {» "ваХ ИЛИ 3

+ Щау {»f " п»1п И 1п. ИПИ I > где Фауне максимальиое ВреМН переходного процесса в эле- 45 „;„„д„ менте НЕ, — минимальное время переходного процесса соответственно в элементах ИЛИ и НЕ. 50

В момент времени Т + Е5, где л

"tnax ИЕ на управляющий вход Е )подается сигнал "0", который разрешает работу схемам формирования суммы второй ступени конвейера и схеме формирования гереноса вычислительной ячейки 2-2. К этому моменту времени во второй ступени конвейера происходит распространение переноса через все схемы формирования переноса вычислительных ячеек 1, в первой ступени конвейера заканчивается запись в элементы 10 памяти. т.е. первая ступень конвейера готова к следующим вычисле {) ниям и поэтому, хотя =0 сбрасывает установленное на выходе схемы формирования переноса вычислительной ячейки 2-2 единичное значение знакового сигнала F, необходимое для первого цикла деления, это уже не отражается на правильности результата первой ступени конвейера. Единичное значение зцакового сигнала F, необ-ходимое для правильной работы второй ступени конвейера в первом цикле деления, об.еспечивается выходом элемента 11 памяти вычислительной ячейки

2-1.

Поскольку схемы формирования суммы работают параллельно, к моменту времени Т +Т -с „ ио, и„изаканчивается работа второй ступени конвейера, т.е. формируется сигнал переноса и: заканчивается формирование старших разрядов частного остатка dz<, d»,...

d{„,)» . Первый цикл деления на этом закончен. Сигнал переноса из второй ступени конвейера является первым разрядом частного q{ и одновременно знаковым сигналом F для второго цикла деления. В момент времени Т +Т- I, {2)

- ". „ и,„ „„,„на управляющий вход 4» подается сигнал "1", который осуществляет запоминание информации на выходах схем формирования суммы второй ступени конвейера и на выходе схемы формирования переноса вычисли тельной ячейки 2-2 и запрещает отработку сигналов, которые проявляются на их входах.

Сразу после появления первого разряда частного q процесс вычисле» ния продолжается в элементах ИСИПОЧАИЩЕЕ ИЛИ и схемах формирования пе.— реноса первой ступени конвейера.

Пока идет вычисление в первой ступени конвейера, независимо от этого осуществляется считывание первого разряда частного q» с выхода о, конвейерного делителя и перезапись К старших разрядов d»», d<Ä..., d «22epвого частного остатка с соответствуют щего выхода » -й вычислительной ячейки в элементы 10 памяти (» -1)-й вычислительной ячейки второй ступе.ни, где » =1,2,...,К. Разряд част11646 ного остатка d до этого момента времени хранится на выходе схемы формирования суммы вычислительной. ячейки 2-1, поскольку Z,1 еще равен

"1". Перезапись осуществляется подачей отрицательного импульса длительностью t на вход Z в момент

9 времени Т +й, где (Г 1 л

+T c ма» „;„„„„

Сигнал управления Z второй ступени конвейера является для элемента 11 памяти вычислительной ячейки 2-1 сигналом управления Z (фиг.З), осуществляющим запоминание знакового сигнала F для второй ступени во втором цикле деления cj

В момент времени Т +t сигнаЛом

jl

"О" на входе разрешается работа. схем формирования суммы первой сту . пени. конвейера и схемы .формирования ® переноса вычислительной ячейки 2-4;

Процесс продолжается циклически пока не вводятся все m-ZK+1 младшйх разрядов делимого А и не считывают ся все разряды частного Q с выхода.

Я е

Для обеспечения правильной рабо.— в ты делителя, максимального быстродействия, а также возможности считывания разрядов частного и коммута- 30

1тии разрядов делимого минимальное

99 8 количество вычислительных ячеек К в ступени конвейера определяется из

I следующей системы неравенств:

1 1. "max н . н н р к

ЙИ \ g mls HnN

«р)л - л л

4" ванн + "ma» ими+ "ma» иск.нм ) .

" а:х нсвт. unu i .ь и, л

3 "ma2 HE. "alas н +" mal llnll 3

".4 - а "ma не i "min н "нив ион J f

> л

"5 + "вах на . ! л > Г

"мах (""mig н. ".min нЕ)p где » — частота, с которой могут коммутироваться разряды де-. лимого, Т - время, необходнмое для считывания одного разряда дели мого.

Если подача разрядов делимого А и считывание разрядов частного Q осуществляется с помощью сдвиговых регистров, то учитывая их быстродействие относительно быстродействия логических элементов И, ИЛИ, ИСКЛЮЧАЮЩЕЕ

ИЛИ, НЕ, минимальное количество ячеек К в ступени.конвейера, необходимое.для,правильной работы делителя, равно трем (К 3).

1164699

116469

Жив 2 фиг.3

ll64699

Составитель В.Гусев

Редактор Л,Алексеенко Техред О.Ващишина .Корректор А.Обручар

Заказ 4187/45 Тирам 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Е-35, Рауаская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4