Устройство для определения вероятностного состояния дискретной системы

 

УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ ВЕРОЯТНОСТНОГО СОСТОЯНИЯ ДИСКРЕТНОЙ СИСТЕМЫ, содержащее матрицу из м-п ячеек памяти, каждая из которых содержит регистр памяти и группу элементов И, выходы регистра памяти соединены соответственно с первыми входами элементов И группы, вторые входы которых объединены и являются первым адресным входом ячейки памяти, вторым адресным входом которой являются третьи объединенные входы элементов И группы, выходы которых являются группой выходов ячейки памяти, генератор тактовых импульсов, управляющий вход которого является входом запуска устройства, группу триггеров, о т л ичающееся тем, что, с целью расширения функциональных возможностей за счет определения вероятности перехода дискретной системы в любое состояние за зада.нное число тактов и нахождения ее наиболее вероятного состояния, оно дополнительно содер жит с первой по десятую группы элементов И, элемент ИЛИ, четыре группы элементов ШШ, три элемента задержки , блок умножения, сумматор, cxei сравнения, регистр максимального числа, блок индикации-, две группы регистров, два счетчика импульсов по модулю Я , вычитающий счетчик им .пульсов, три дешифратора, причем вторая, третья, шестая и девятая группы элементов И имеют по h подгрупп элементов И каждая, выход генератора тактовых импульсов соединен со счетным входом первого счетчика импульсов по модулю и , разрядные выходы которого подключены соответственно к входам первого дешифратора, нулевой выход которого подк тючен к первым входам элементов И первой и второй группы, а через первый эле .мент задержки - к установочному входу сумматора и счетному входу второго счетчика по модулю п , разрядные (Л выходы которого подключены соответственно к входам второго дешифратора, К-й выход первого дешифратора t 1,И), соединен с соответствугацим входом элемента ИЛИ, первыми адресными входами ячеек памяти к-и строки матрицы и первыми входами k -и подгруппы элементов И третьей группы, выход второго дешифратора соединен с вторыми адресными входами ячеек памяти k-го столбца матрицы, с первыми входами k-х элементов И четвертой и пятой групп и вторыми входа |ми k-и подгруппы элементов И второй группы, нулевой выход второго дешифратора соединен с первыми входами ; элементов И шестой группы и вычитаюU . щим входом вычитающего счетчика, разрядные выходы которого подключены соответственно к входам третьего де шифратора, первый выход которого соединен с вторыми входами элементов И четвертой и пятой групп и пер

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

4(51) С 06 F 15 32

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н AST0PCHOMY СВИДЕТЕЛЬСТВУ (21) 3706589/24-24 (22) 28. 11.83 (46) 30. 06. 85. Бюл. Р 24 (72) Г.А.Ерошко и Н.Г.Коробка (53) 681. 3 (088. 8) (56) 1. Авторское свидетельство СССР

У 271907, кл. G 06 F 7/48, 1968.

2. Авторское свидетельство СССР

9 313207, кл. G 06 F 15/32, 1969 (про,тотип). (54) (57) УСТРОЙСТВО ДЛЯ ОПРЕДЕЛЕНИЯ

ВЕРОЯТНОСТНОГО СОСТОЯНИЯ ДИСКРЕТНОЙ

СИСТЕМЫ, содержащее матрицу из h л ячеек памяти, каждая из которых содержит регистр памяти и группу элементов И, выходы регистра памяти соединены соответственно с первыми входами элементов И группы, вторые входы которых объединены и являются первым адресным входом ячейки памяти, вторым адресным входом которой являются третьи объединенные входы элементов И группы, выходы которых являются группой выходов ячейки памяти, генератор тактовых импульсов, управляющий вход которого является входом запуска устройства, группу триггеров, о т л ич а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет определения вероятности перехода дискретной системы в любое состояние за заданное число тактов и .нахождения ее наиболее вероятного состояния, оно дополнительно содержит с первой по десятую группы элементов И, элемент ИЛИ, четыре группы элементов ИЛИ, три элемента задержки, блок умножения, сумматор, схему сравнения, регистр максимального числа, блок индикации., две группы

«SU, 1164729 регистров, два счетчика импульсов по модулю 11, вычитающий счетчик им.пульсов, три дешифратора, причем вторая, третья, шестая и девятая группы элементов И имеют по И подгрупп элементов И каждая, выход генератора тактовых импульсов соединен со счетным входом первого счетчика импульсов по модулю И, разрядные выходы которого подключены соответственно к входам первого дешифратора, нулевой выход которого подключен к первым входам элементов И первой и второй группы, а через первый элемент задержки — к установочному входу сумматора и счетному входу второго счетчика по модулю 1, разрядные выходы которого подключены соответственно к входам второго дешифратора, -й выход первого дешифратора

=1, И ), соединен с соответствующим входом элемента ИЛИ, первыми адресными входами ячеек памяти k -й строки матрицы и первыми входами k -й подгруппы элементов И третьей группы, — и выход второго дешифратора соединен с вторыми адресными входами ячеек памяти k -го столбца матрицы, с первьми входами k -х элементов И четвертой и пятой групп и вторыми входа=

;ми k -й подгруппы элементов И второй группы, нулевой выход второго дешифратора соединен с первыми входами: элементов И шестой группы и вычитаюl щим входом вычитающего счетчика, разрядные выходы которого подключены соответственно к входам третьего де шифратора, первый выход которого соединен с вторыми входами элементов И четвертой и пятой групп и пер11 выми входами элементов И седьмой группы, второй выход третьего дешифратора соединен с входом останова ! генератора тактовых импульсов и первымн входами элементов И восьмой и девятой групп, выходы которых подключены к соответствующим входам блока индикации, .k -й выход ячейки памяти каждого столбца матрицы соединен с соответствующим входом k-го элемента ИЛИ первой группы, выходы которых подключены соответственно к первой группе входов блока умножения, вторая группа входов которого соединена соответственно с выходами второй группы элементов ИЛИ, а выходы блока умножения соединены соответственно с первьии входами элементов И десятой группы, вторые входы которых объединены и через второй элемент задержки подключены к выходу. элемента ИЛИ, выходы элементов И десятой группы соединены соответственно с информационными входами сумматора, -й выход которого подключен к вторым входам

k-x элементов И первой и седьмой групп и третьим входам k --й подгруппы элементов И второй группы, выходы элементов И k -й подгруппы второй группы соединены соответственно с разрядными входами 3-го регистра первой группы, разрядные выходы k --го регистра первой группы соедйнены соответственно с вторыми входами -х подгрупп элементов И девятой и шестой групп, выходы элементов И k --й подгруппы шестой группы подключены соответственно к разрядным входам k --го регистра второй

64729 группы, разрядные выходы которого соединены соответственно с вторыми входами k -й подгруппы элементов И третьей группы, выходы I(-х элементов И всех подгрупп третьей группы подключены соответственно к входам

t-ro элемента ИЛИ второй группы, выходы элементов И первой группы и разрядные выходы регистра максимального числа подключены состветственно к входам первой и вторсй групп схемы сравнения, первый выход которой соединен с третьими входами элементов И пятой группы и через третий элемент задержки — с третьими входами элементов И седьмой группы, выходы которых соединены соответственно с разрядными входами регистра максимального числа, второй выход схемы сравнения подключен к третьим вхоцам элементов И четвертой группы, выходы -х элементов И четвертой и пятой групп соединены соответственно с входами

k-го элемента ИЛИ третьей группы, выход k --го элемента ИЛИ третьей группы соединен с первым входом k -го триггера группы, второй вход tn-го триггера группы (ъ=1, h -1) подключен к выходу Е -го элемента ИЛИ четвертой группы, выходы триггеров группы соединены соответственно с вторыми входами элементов И восьмой группы, первый вход у-го элемента ИЛИ четвертой группы соединен с выходом (Ь+1)-го элемента И пятой группы, а второй вход $ -го элемента ИЛИ четвертой группы (=1, и -2) подключен к выходу (p+1)-го элемента ИЛИ четвертой группы.

Изобретение относится к вычислительной технике и может быть использовано при использовании сложных распределенных дискретных систем.

Известно устройство для поиска путей направленного графа, содержащее генератор, элементы И, управляющий и программирующие переключатели,-столбец буферных регистров, столбец и строку сдвоенных выходных ключей 111 .

Недостатком такого устройства является невозможность исследования вероятностных графов.

Наиболее близким к изобретению является устройство для поиска путей направленного графа, содержащее матрицу функциональных ячеек из и строк (И. - наибольший возможный порядок графа), генератор единичных импульсов, триггеры, переключатели задания

30 з 11647 начальной и конечной вершин, первый выход каждой функциональной ячейки, находящейся в i-м столбце матрицы, соединен через программирующий переключатель задания конечной вершины

i-го столбца с сигнальным входом управляемого переключателя ячейки j-й строки, второй выход каждой функциональной ячейки, находящейся в j-й строке, соединен с блокирующими вхо- 10 дами всех ячеек j-ro столбца. 2 .

Недостатком этого устройства является, отсутствие возможности определять вероятность перехода графа в любое состояние эа заданное шагов и на- 15 ходить наиболее вероятное состояние графа.

Цель изобретения — расширение функциональных возможностей за счет определения вероятности перехода дис- 20 кретной системы в любое состояние за заданное число тактов и нахождения ее наиболее вероятного состояния.

Состояние системы отображается в виде вершин графа, дугами которого 25 являются вероятности перехода системы из одного состояния -в другое.

Цель достигается тем, что в устройство, содержащее матрицу из п.л ячеек памяти, каждая из которых содержит регистр памяти и группу элементов И, выходы регистра памяти соединены соответственно с первыми входами элементов И группы, вторые входы которых объединены и являются первым адресным входом ячейки памяти, вторым адресным входом которой являются третьи объединенные входы элементов И группы, выходы которых являются группой выходов ячейки памяти, 40 генератор тактовых импульсов, управляющий вход которого является входом запуска устройства, группу триггеров, введена с первой по десятую группы элементов И, элемент ИЛИ,, четыре 45 группы элементов ИЛИ, три элемента задержки, блок умножения, сумматор, схема сравнения, регистр максимальФ ного числа, блок индикации, две группы регистров, два счетчика импульсов 50 по модулю tl вычитающий счетчик импульсов, три дешифратора, причем вторая, третья, шестая и девятая группы элементов И имеют по и подгрупп элементов И каждая, выход ге- 55 нератора тактовых импульсов соединен . со счетным входом первого счетчика импульсов по модулю и, разрядные

29 выходы которого подключены соответственно к входам первого дешифратора, нулевой выход которого подключен к первым входам элементов И первой и второй группы, а через первый эле- . мент задержки — к установочному входу сумматора и счетному входу второго счетчика импульсов по модулю 5, разрядные выходы которого подключены соответственно к входам второго дешифратора, k -й mmод первого депифратора (=1, g ) соединен с соответствующим входом элемента ИЛИ, первыми адресными входами ячеек памяти

k-й строки матрицы и первыми входами

k --й подгруппы элементов И третьей группы, (-й выход второго дешифрато1 ра соединен с вторыми адресными входами ячеек памяти 3 --ro столбца матрицы, с первыми входами k -х элементов И четвертой и пятой групп и вторыми входами 1 -й подгруппы элементов И второй группы, нулевой выход второго дешифратора соединен с первыми входами элементов И шестой группы и вычитающим входой вычитающего счетчика, разрядные выходы которого подключены соответственно к входам третьего дешифратора, первый выход которого соединен с вторыми входами элементов И четвертой и пятой групп и первыми входами элементов И седьмой группы, второй выход третьего дешифратора соединен с входом останова генератора тактовых импульсов и первыми входами элементов И восьмой и девятой групп, выходы которьрс подключены к соответствующим входам блока индикации, k. — é выход ячейки памяти каждого столбца матрицы соединен с соответствукщими входами L -ro элемента ИЛИ первой группы, выходы которых подключены соответственно к первой группе входов блока умножения, вторая .группа входов которого соединена соответственно с выходами второй группы элементов ИЛИ, а выходы блока умножения соединены соответственно с первыми входами элементов И десятой группы, вторые входы которых объединены и через второй элемент задержки подключены к выходу элемента ИЛИ, выходы элементов И десятой группы соединены соответственно с информационными входами сумматора, k -й выход которого подключен к вторым входам L --х элементов И первой и седьмой групп и третьим входам k --й подгруппы злемен1!64729 и

30

SO тов И второй группы, выходы элементов И k -й подгруппы второй группы соединены соответственно с разрядными входами k -го регистра первой группы разрядные выходы k -го регистра первой группы соединены соответственно с вторыми входами k -х подгрупп элементов И девятой и шестой групп, выходы элементов И .k — и подгруппы шестой группы подключены соответственно к разрядным входам l -ro регистра второй группы, разрядные выхо. ды которого соединены соответСтвенно с вторыми входами k †-.. и подгруппы элементов И третьей группы, выходы 4 --х элементов И всех подгрупп .третьей группы подключены соответственно к входам t: -ro элемента ИЛИ второй группы, выходы элементов И первой. группы и разрядные выходы регистра максимального числа подключены соответственно к входам первой и второй . групп схемы сравнения, первый выход которой соединен с третьим входами элементов И пятой группы и через тре тий элемент задержки — с третьими входами элементов И седьмой группы, выходы которых соединены соответственно с разрядными входами регистра максимального числа, второй выход схемы сравнения подключен к третьим входам элементов И четвертой группы, выходы k -х элементов И четвертой и пятой групп соединены соответственно с входами k -го элемента ИЛИ. третьей группы, выход -ro элемента ИЛИ

I третьей группы соединен с первым входом к -го триггера группы, второй вход rn --ro триггера группы (9 =1,п-1) подключен к выходу !я -го элемента ИЛИ четвертой группы, выходы триггеров группы соединены соответственно с вторыми входами элементов И восьмой группы, первый. вход Е -го элемента ИЛИ четвертой группы соединен с выходом (%+1)-го элемента И пятой группы, а второй вход р — го элемента ИЛИ четвертой группы (p=1, и-2} подключен. к выходу (p+1)-ro элемента ИЛИ четвертой группы.

На фиг. 1 изображена схема предла- гаемого устройства; на фиг.2 - схема ячейки памяти.

Устройство содержит матрицу 1 размером Ь rl, состоящую их ячеек 2 памяти, генератора 3 тактовых импульсов, первый 4,. второй 5 и третий 6 дешифраторы, первый 7 и второй 8 счетчики импульсов по модулю rt вы- читающий счетчик импульсов 9, первый

l0 второй 11, третий 12 элементы задержки, схему 13 сравнения, блок 14 умножения, сумматор 15, регистр 16 максимального числа, вторую 17 и первую 18 группы регистров, группу триггеров 19, блок 20 индикации, третью

21, вторую 22, шестую 23, девятую 24, первую 25, седьмую 26, десятую 27, четвертую 28, пятую 29 и восьмую 30 группы элементов И, первую 31, вторую 32, третью 33 и четвертую 34 группы элементов ИЛИ, элемент ИЛИ 35, управляющий вход 36.

Каждая ячейка памяти содержит группу элементов И 37, регистр памяти 38, первый 39 и второй 40 адресные входы.

Схема сравнения 13, регистр 16, группы элементов И 25 и 26, элемент задержки 12 представляют собой узел для определения максимального значения вероятностей перехода L; -х вершин.

Блок умножения 14 предназначен для перемножения вероя. ностей перехода k --x вершин на исходное вероятное состояние системы, храня .ееся в регистрах 17.

Сумматор 15 предназначен для формирования значения вероятности перехода k -й вершины.

Регистры 18 предназначены для формирования и хранения вероятностей перехода дискретной системы на N-м шаге.

Триггеры 19 предназначены для фиксации номеров k --x вершин, имеющих наиболее вероятные состояния за Н шагов.

Группы элементов И 21-24 имеют по

11 подгрупп.

Элементы устройства соединены между собой следующим образом.

Выход генератора 3 тактовых импульсов соединен со счетным входом первого счетчика 7 импульсов по модулю

ll, разрядные выходы которого подключены соответственно к входам первого дешифратора 4, нулевой выход которого подключен к первым входRM элементов И первой 25 и второй 22 группы, а через первый элемент 10 задержки— к установочному входу сумматора 15 и счетному входу второго счетчика 8 импульсов по модулю Ч, разрядные выходы которого подключены соответствен!

164 но к входам второго дешифратора 5, k -й выход первого дешифратора 4 (k =--1, и ) соединен с соответствующим входом элемента ИЛИ 35, первыми адресными входами ячеек 2 памяти k --й" строки матрицы 1 ячеек памяти и пер1! выми входами -й подгруппы элементов И 21 третьей группы, -й выход второго дешифратора 5 соединен с вторыми адресными входами ячеек 2 памя- 10 ти It; -го столбца матрицы ячеек памяти, с первыми входами k --х элементов И четвертой 28 и пятой 29 групп и вторыми входами k - é подгруппы элементов И 22 второй группы, нулевой 15 выход второго дешифратора 5 соединен с первыми входами. элементов И 23 шестой группы и вычитающим входом вычитающего счетчика 9, разрядные выходы которого подключены соответственно 20 к входам третьего дешифратора 6, первый выход которого соединен с вторыми входами элементов И четвертой 28 и пятой 29 групп и первыми входами элементов И 26 седьмой. группы, второй 25 выход третьего дешифратора 6 соеди-. нен с входом.останова генератора 3 тактовых импульсов и первыми входами элементов И восьмой 30 и девятой 24 . групп, выходы которых подключены к 30 соответствующим входам блока 20 индикации, k -й выход ячейки 2 памяти каждого столбца матрицы 1 ячеек памяти соединен с соответствующим входом $ -ro элемента ИЛИ 31 первой

35 группы, выходы которых подключены соответственно к первой группе входов блока 14 умножения, вторая группа входов которого соединена соответст. венно с выходами второй группы эле- 40 ментов HJIH 32, а выходы блока 14 умножения соединены соответственно с первыми входами элементов И 27 деся " той группы, вторые входы которых объединены и через второй элемент 11 45 задержки подключены к выходу элемента ИЛИ 35, выходы элементов И 27 десятой группы соединены соответственно с информационными входами сум.матора 15, k -й выход которого под- 50

: ключен к вторым входам k -х элемен тов И первой 25 и седьмой 26 групп и третьим входом k --й подгруппы элементов И 22 второй группы, выходы элементов И 22 k --й "подгруппы второй H группы соединены соответственно с разрядными входами k -ro регистра 18 первой группы, разрядные выходы k --ra

729 8 регистра 18 первой группы соединены соответственно с вторыми входами

k -х подгрупп элементов И девятой

24 и шестой 23 групп, выходы элементов И 23 k-й подгруппы шестой группы подключены соответственно к разрядным входам k -ro регистра 17 второй группы, разрядные выходы которого соединены соответственно с вторыми входами k --й "подгруппы элементов И 2 1 третьей группы, выходы

k -х элементов И 21 всех подгрупп третьей группы подключены соответственно к входам k --го элемента ИЛИ 32 второй группы, выходы элементов И 25 первой группы и разрядные выходы регистра 16 максимального числа подключены соответственно к входам первой и второй группы схемы 13 сравнения, первый выход которой соединен с третьими входами элементов И 29 пятой групны и через третий элемент

12 задержки — с третьими входами элементов И 26 седьмой группы, выходы которых соединены соответственно с разрядными входами регистра 16 максимального числа, второй выход схемы сравнения подключен к третьим вхоцам . элементов И 28 четвертой группы, вы- ходы k -х элементов И -четвертой 28 и пятой 29 групп соединены соответственно с входами -го элемента ИЛИ 33 третьей группы, выход $ -го элемента ИЛИ 33 третьей группы соединен с первым входом k --го триггера 19 группы, второй вход -го триггера

19 группы (m =1, h -1) подключен к выходу 1ъ-го элемента ИЛИ 34 четвертой группы, выходы триггеров 19 группы соединены соответственно с вторыми входами элементов И 30 восьмой группы первый вход m -го элемента ИЛИ 34.четвертой группы соединен с выходом (to+1)-ro элемента И 29 пятой группы, а второй вход $ --ro элемента ИЛИ 34 четвертой группы (=1, ll 2) подключен к выходу (p+1)-го элемента ИЛИ 34 четвертой группы.

Устройство работает следующим образом.

Исходное состояние: регистры 38 ячеек 2 матрицы 1 хранят вероятности перехода k-x верщин системы. в различные состояния, регистры 17 со- держат исходное вероятное состояние системы, счетчик 17 и сумматор 15в нулевом состоянии, счетчик 8 — в единичном состоянии, вычитающий счет29

9 11647 чик 9 — в состоянии, N+1 (N — количество шагов), триггеры 19 и регистры 18 и 16 — в нулевом состоянии.

Работа устройства начинается при поступлении сигнала на вход 36. Генератор тактовых импульсов 3, счетчик

7 и дешифратор 4 вырабатывают последовательность сигналов на выходных

k õ шинах дешифратора 4 (k.=1,2,...,0, О), которые возбуждают на считывание 10 информации с регистров 38 k -х строк матрицы 1 и 3 -х регистров 17. Дешифратор 5 имеет сигнал на первой выходной шине (так как счетчик 8 в единичном состоянии). В таком состоя- 15 нии происходит считывание информации последовательно с регистров 38 первого столбца матрицы 1 и через группу ! элементов ИЛИ 31 и выдача ее на первый вход блока умножения 14, на вто- 2О рой вход которого подается информация последовательно с регистров 17 через группу элементов ИЛИ 32. В результате последовательного умножения вероятностей перехода элементов пер- 25 вого столбца и вероятностей исходного состояния и последующего суммирования через группу элементов И 27 полученных произведений в сумматоре 15 сформировано значение вероятного состояния первой вершины. Это значение записывается в регистр 18 через группу элементов И 22 по разрешающим сигналам с первой выходной шины де шифратора 5 и с первой выходной шины З дешифратора 4. Сигнал с нулевой выходной шины дешифратора 4, пройдя через элемент задержки 10, устанавливает сумматор 15 в нулевое состояние, а в счетчике 8 увеличивает его со- 4О держимое на единицу, таким образом на считывание подключается второй столбец ячеек памяти матрицы. Считывание второго столбца регистров 38 и регистров 17 осуществляется аналогич-45 но последовательно при поступлении сигналов.на выходные k -шины дешифратора 4. Информация с регистров поступает на блок умножения 14 и в результате последовательного суммирования в.сумматоре 15 получается значение вероятного состояния второй вершины, которое .записывается в регистр 18 ° Аналогично формируются значения вероятных состояний остальных вершин на первом шаге и заканчивается этот процесс при появлении сигнала .на выходной нулевой шине дешифратора 5. При этом регистры 18 содержат значение вероятного состояния системы после первого шага.Сигнал с нулевой шины дешифратора 5 поступает на вход вычитающего счетчика 9, уменьшив его состояние на единицу. Вычитающий счетчик 9 предназначен для контроля количества шагов.

Информация с регистров 18 переписывается соответственно в регистры

17 по сигналу с выходной нулевой шины дешифратора 5 и аналогично определяется вероятное состояние системы за второй и т.д. шаг. На последнем шаге (вычитающий счетчик 9 в единичном состоянии, сигнал на первой выходной. шине дешифратора 6) производится анализ значений вероятных состояний k -х вершин и выбираются максимальные значения, которые фиксируются триггерами 19. Эга достигается следующим образом. На схему сравнения

13 поступают значения вероятностей Р„ с сумматора 15 и с регистра 16, хра- нящего максимальное значение вероятности P „. Сигнал на первом выходе схемы 13 сравнения появляется при

Р;)Р„,„„, на втором выходе — при Р; =

=Р . Сигнал с первого выхода схемы ма к

13 устанавливает k --й .риггер группы

19 в единичное состояние через элемент И 29, элемент ИЛИ 33, при этом все предыдущие триггеры группы 19 через элементы ИЛИ 34 устанавливаются в нулевое состояние. Сигнал с второго выхода схемы 13 устанавливает

k-й триггер группы 19 в единичное состояние без изменения состояния предыдущих триггеров. При появлении сигнала на выходной нулевой шине дешифратора процесс формирования вероятного состояния дискретной системы за требуемое число шагов заканчивается и блокируется работа генератора

3, и через группы элементов И 24 на блок 20 выдается содержимое регистров 18, а именно значения вероятного состояния дискретной системы, а через элементы И 30 выдается состояние триггеров 19, единичное состояние

k-х триггеров регистрирует наиболее вероятное состояние k,-х: вершин.

Предлагаемое устройство позволяет оперативно определять вероятность .перехода дискретной си=темы в любое состояние за N шагов и находить ее наиболее вероятное сос",."ояние.

1164729

Составитель В.Фукалов . Редактор А.Гулько Техред М.Пароцай .

Корректор Е.Сирохман

Филиал ППП "Патент", r.Ужгород, ул.Проектная, 4

Заказ 4189/47 Тираж 710 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Устройство для определения вероятностного состояния дискретной системы Устройство для определения вероятностного состояния дискретной системы Устройство для определения вероятностного состояния дискретной системы Устройство для определения вероятностного состояния дискретной системы Устройство для определения вероятностного состояния дискретной системы Устройство для определения вероятностного состояния дискретной системы Устройство для определения вероятностного состояния дискретной системы 

 

Похожие патенты:

Изобретение относится к области цифровой обработки сигналов и может найти применение в устройствах цифровой фильтрации, в перспективных разработках больших и сверхбольших интегральных микросхем

Изобретение относится к информационно-измерительной и вычислительной технике и может быть использовано в электроэнергетике для получения гистограммы отклонений напряжения с целью, повышения точности и надежности работы

Изобретение относится к вычислительной технике и системам управления, может быть применено для построения адаптивных нечетких регуляторов для решения задач управления объектами, математическая модель которых априорно не определена, а цель функционирования выражена в нечетких понятиях

Изобретение относится к радиотехнике и может использоваться в радиолокационных обнаружителях сигналов с изменяющейся мощностью в условиях шума

Изобретение относится к радиотехнике и может использоваться в радиолокационных обнаружителях сигналов с изменяющейся мощностью в условиях шума

Изобретение относится к области информационно-измерительной и вычислительной техники и может быть использовано в электроэнергетике для непрерывного контроля текущих значений и получения гистограммы отклонений напряжения с целью контроля по ГОСТ 13109-87 качества электроэнергии в электрических сетях промышленных предприятий и энергосистем

Изобретение относится к области вычислительной техники и может быть использовано при обработке экспериментальных данных, выделении сигналов из шумов, а также при обработке изображений

Изобретение относится к вычислительным устройствам, предназначенным для принятия решений по управлению производственным процессом, и может быть использовано во всех отраслях крупно- и мелкосерийного производства, где продукция на выходе процесса или на отдельных его стадиях изготавливается партиями или непрерывно

 

Наверх