Устройство для вычисления сумм произведений

 

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ СУММ ПРОИЗВЕДЕЩШ, содержащее матрицу вычислительных элементов, два триггера, три группы триггеров, группу одноразрядных сумматоров, причем тактовьй вход устройства соединен с тактовыми входами триггеров первой, второй и третьей, групп, тактовыми входами первого и второго триггеров, выходы триггеров первой группы соединены с первыми входами соответствующих одноразрядных сумматоров группы , выходы суммы и переносы которых соединены соответственно с информационными входами соответствующих триггеров второй и третьей групп, выход X-го триггера третьей группы (,2,. . . ,2n+log N , гдеМ - коли;чество пар операндов) соединен с вторым входом (х+1)-го одноразрядного сумматора группы, информационные входы первого и второго триггеров соединены соответсгвенно с знаковыми разрядами первойи второй входных шин, в матрице вычислительных элеrt , . fe,: /9 ... -- « -:/.. ментов вычислительные элементы,расположенные в 1, X строках J, -X столбцов (где , 3,...,n,j, 5,..., 2 3 i,j,-2,. если J, п i J 1, 2п j, +2, если Г1 ,2n-O , а также во второй строке п-го и (h-1 )-го столбцов ( Г1 - разрядность, операндов), содержат каждый первый и второй триггеры, триггер суммы и триггер переноса, элемент И и одноразрядньй сумматор, причем информационные входы первого и второго триггеров, триггера суммы и триггера переноса являются соответственно первым, вторым входами, входом суммы и входом переноса вычислительного элемента, тактовые входы триггесл ров суммы,, переноса первого и второго триггеров соединены с управляющим входом вычислительного элемента, выходы первого и второго триггеров являются соответственно первым и вторым выходами вычислительного элемента и соединены соответственно с первым и вторым входами элемента И, а выход которого и выходы триггеров суммы и переноса соединены соответо ственно с входами с первого по третий одноразрядного сумматора, выхода суммы и переноса которого являются соответственно выходами суммы и переноса вычислительного элемента, который является вычислительным элементом первого типа, причем первьш и BTOpofi выходы, выход суммы и выход переноса вычислительного элемента первого типа (, -и строки j; -го столбца матрицы вычислительных элементов соелпнены соответственно с перрым входом вычислительного элемента (i, +1)-й стро

СОЮЗ СООЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (!9! (! !! ((з! С 06 F //52

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРИТИЙ / ф

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1..., (21) 3690540/24-24 (22) 11.0!.84 (46) 07.07.85. Бюл. N - 25 (72) Г.И.Луцкий, Ю.А.Кулаков, А.Н.Долгаленко и В.И.Порев (7 1) Киевский ордена Ленина политехнический институт им.50-летия Великой Октябрьской социалистической революции (53) 681.33(088.8) (56) 1. Авторское свидетельства СССР ((» 558643 кл. С 06 F 7/52, 1975.

2. Авторское свидетельство СССР

1(- »905814, кл. С 06 F 7/52, 1980 (прототип). (54) (57) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ

СУММ ПРОИЗВЕДЕНИЙ, содержащее матрицу вычислительных элементов, два триггера, три группы триггеров, группу одноразрядных сумматоров, причем тактовый вход устройства соединен с тактовыми входами триггеров первой, второй и третьей. групп, тактовыми входами первого и второго триггеров, выходы триггеров первой группы соединены с первыми входами соответствующих одноразрядных сумматоров группы, выходы суммы и переносы ко орых соединены соответственно с информационными входами соответствующих триггеров второй и третьей групп, выход Х --го триггера третьей группы (х=1, 2,..., 2»»+1 о@ N, где М вЂ” количества пар операндов) соединен с вторым входом (х+ 1)-го одноразрядного сумматора группы, информационные входы первого и второго триггеров соединены соответственно с знаковыми разрядами первой» и второй входных шин, в матрице вычислительных элементов вычислительные элементы, расположенные в », - х строках j -х столбцов (где, =З,...,п, j, =5, 2 и-1; 3 »»-)» — 2,. если !» - h < (2п "j» +2 если и+3 j,ñ2n <}) а также во второй строке и --го и (и—

-1)-га столбцов (h — разрядность операндов), содержат каждый первый и второй триггеры, триггер суммы и триггер переноса, элемент И и одноразрядный сумматор, причем информационные входы первого и второго триггеров, триггера суммы и триггера переноса являются соответственно первым, вторым входами, входом суммы и входом переноса вычислительного элемента, тактовые входы триггеров суммы,, переноса первого и второ-. го триггеров соединены с управляющим входом вычислительного элемента, выходы первого и второго триггеров являются соответственно первым и вторым выходами вычислительного элемента и соединены соответственно с первым и вторым входами элемента И, выход которого и выходы триггеров суммы и переноса соединены соответственна с входами с первого по третий одноразрядного сумматора, выходы суммы и переноса которого являются соответственно выходами суммы и переноса вычислительного элемента, который является вычислительным элементом перваго типа, причем первый и второй выходы, выход суммы и выход переноса вычислительного элемента первого типа » -й строки j; -го столбца матрицы вычислительных элементов саед»»нены соответственно с первым вход»м вычислительного элемента (»» +1)-й стро! 16()1()1 () -1)-го столбца, с вторым вх"

1 дом вычислительного элемента (i, +1.)-й строки (j, +1)-го столбца, с входом суммы вычислительного элемента (i, + 1)-й строки 1, -ro столбца и с входом переноса вычислительного элемента

1 (t+1)-й строки (),-1)-ro столбца матрицы, о т л и ч а ю щ е е с я тек, что, с целью повышения производитель, ности, оно содержит полусукматор, два сдвигающих регистра и группу элементов И, в матрице вычислительных элементов вычислительные элементы, расположен<ные в первой строке 1 -x столбцов (где j =3 2в+ 1), а также в первой строке первого столбца, являются вычислительными элементами второго типа, вычислительный элемент, расположенный в первой строке второго столбца, является вычислительным элементом третьего типа, вычиснительные элементы, расположенные в << --х строКах j — x столбцов (где (=4,...,2n+

+1) j =1 ° и 1 )< < i q 3 если

<< n+2, j< an<2-, если n+2(<< (2д ),а также во второй строке первого столбца являются вычислительными элементами четвертого типа, вычислитель. ные элементы, расположеНные во второй строке второго и третьего столбцов, являются вычислительными элементами пятого типа, вычислительные элементы, расположенные в {i 6 +2)-X строках. (1 <2)- Х столбцов (где i6 =1р...,п-2), 6 а также в (16+-2) - X строках (ig t3)- X столбцов, являются вычислительными элементами шестого типа, вычислительные элементы, расположенные во второй строке ) - Х столбцов (где = 5, 2n рjq ФП вЂ”

2, „,, n), а также в ()n 42 ) — х стРоках . — Х столбцов (где, = 1, ... и) являются вычислительными элементами восьмого типа, причем знаковый разряд первой входной шины соединен с вторым входом вычислительного элемента второго типа первой строки первого столбца, первый значащий разряд первой входной шины соединен с первым входом вычислительного элемента третьего типа, 1 -й значащий разряд первой входной шины (-"2,...,n) соединен с первым входом вычислительного элемента второго типа первой строки 21-го столбца, а также с вторык входом вычислительного элемента второго типа нерпой строки (2<+1)-го столбца, знаковый разряд второй входной шины соединен с первым входом вычислительного элемента второго типа первой строки первого столбца, с вторык входом вы<п<слительного элемен-.

I та 1ретьего тина, -й значащий разряд (1=1, ..., « — 1) второй входной шины соединен с первым входом вычислительного элемента второго типа нерв<>й строки (2 +1)-го столбца, а также с вторым входом вычислительного эле— кента второго тупа первой строки (2)+2)-го столбца, л -й значащий разряд второй входной шины соединен с первым входом вычислительного элемента второго типа первой строки (2n+1)—

ro столбца, первый и второй выходы, выход суммы и выход переноса вычислительного элемента -и строки -го столбца (где $ =1,...,2п+1, k =1,..., 2h+1) соединены соответственно с пер— вым входом вычислительного элемента (p+1)-й строки (k-1)-го столбца, с вторым входом вычислительного элемепта (p+1) — и строки (k+1)-го столбца, с входом суммы вычислительного элемента (+ 1)-й строки k — го столбца и с входом переноса вычислительного элемента (p +1)-й строки (k-1)-го столбца, третий выход вычислительного элемента первой строки второго столбца соединен с входом переноса вычислительного элемента второй строки первого столбца, третьи выходы остальных вычислительных элементов р -х строк k --x столбцов соединены с третьими входами вычислительных элементов ()+1)-х строк (k-1)-х столбцов, выходы первого и второго триггеров соединены соответственно с первым и вторым входами полусумматора, выход суммы полусумматора соединен с входом переноса вычислительного элемента второй строки n-ro столбца, выход переноса полусумматора соединен с входом переноса вычислительного элемента второй строки (n 1)-го столбца, выход суммы вычислительного элемента г,-й строки (2n+2-Г) — го столбца (где Р =1,...,2п) соединен с информационным входом г -ro триггера первой группы триггеров, выход суммы вычислительного элемента (2й+1)-й строки первого столбца соединен с информационным входом первого сдвигающего регистра, -й выход первого сдвигаю1166101 ходом результата устройства, кроме того, вычислительный элемент второго типа содержит первый, второй триггеры и элемент И, причем тактовые входы первого и второго триггеров объе-. динены и являются управляющим входом вычислительного элемента второго типа, информационные входы первого и второго триггеров являются соответственно первым и вторым входами вычислительного элемента второго типа, выходы первого и второго триггеров

1 соединены соответственно с первым и вторым входами элемента И и являются соответственно первым и вторым выходами вычислительного элемента второго типа, выход элемента И является выходом суммы вычислительного элемента второго типа, кроме того, вычислительный элемент третьего типа содержит первый и второй триггеры, первый и второй элементы И, причем тактовые входы первого и вто- та И, прямой выход второго триггера рого триггеров .объединены и являются

I управляющим входом вычислительного элемента третьего типа, информацион- ные входы первого и второго триггеров являются. соответственно первым и вторым входами вычислительного элемента третьего типа, инверсный выход первого триггера соединен с первым входом первого элемента И, прямой выход первого триггера соединен с первым входом второго элемента И, прямой выход второго триггера соединен с вторыми входами первого.и входом вычислительного элемента пятого типа, информационные входы первого и второго триггеров и триггера суммы являются соответственно первым и вторым входами и входом суммы вычислительного элемента пятого типа, инверсный выход первого триггера соединен с первым входом первого элеменсоединен с вторым входом первого элемента И, с первым входом второго элемента И и является вторым выходом вычислительного элемента пятого типа, выход первого элемента И является третьим выходом вычислительного элемента пятого типа, прямой выход первого триггера соединен с вторым входом второго элемента И, выход второго элемента И соединен с первым входом полусумматора, прямой выход триггера суммы соединен с вторым входом полусумматора, выход суммы полусумматора щего регистра (6 =1, ° ., 1+log g ) соединен с первым входом (r+2 t))-ro одноразрядного сумматора группы, выходы триггеров второй группы соединены с первыми входами соответствующих элементов И группы, выходы второго сдвигающего регистра соединены с вторыми входами соответствующих элементов И группы, выходы элементов И группы соединены с третьими входами соответствующих одноразрядных сумматоров группы, тактовый вход устройства соединен с тактовыми входами первого и второго сдвигающих регистров и с управляющими входами всех вычислительных элементов матрицы, вход установки устройства соединен с входами установки в "0" первого и второго триггеров, вход выдачи результата устройства.соединен с информационным входом второго сдвигающего регистра, выходы . триггеров второй группы являются выBTopoI о элементов И и является вторым выходом вычислительного элемента третьего типа, выход первого элемента И является третьим выходом вычислительного элемента третьего типа, выход второго элемента И является выходом суммы выччслительного элемента третьего типа, кроме того, вычислительный элемент четвертого . типа содержит триггер суммы, Ю триггер переноса и полусумматор, причем тактовые входы триггера суммы и триггера переноса объединены и являются управляющим входом вычисли.тельного элемента четвертого типа, информационный вход триггера суммы является входом суммы. вычислительного элемента четвертого типа, информационный вход триггера переноса является входом переноса вычислительного элемента четвертого типа, выход триггера суммы соединен с первым входом полусумматора, выход триггера переноса соединен с вторым входом полусумматора, выход суммы полусумматора является вьг;.одом суммы вычислительного элемента четвертого типа, выход переноса является выходом переноса вычислительного элемента четвертого типа, кроме того, вычислительный элемент пятого типа содержит первый и второй триггеры, триггер суммы, первый и второй элементы И и полусумматор, причем тактовые входы первого и второго триггеров, а также триггера суммы объединены и являются управляющим

1166 является выходом суммы вычислительно го элемента пятого типа, выход переноса полусумматора является выходом переноса вычислительного элемента пятого типа, кроме того, вычислительныи элемент шестого типа содержит первый и второй триггеры, триггер суммы, триггер переноса, первый и второй элементы И и одноразрядный сумматор, причем тактовые входы первого и второго триггеров, триггера суммы и триггера переноса объединены и являются управляющим входом вычислительного элемента шестого типа,.информа, ционные входы первого и второго триггеров, триггера суммы и триггера переноса соединены соответственно с первым и вторым входами, входом суммы и входом переноса вычислительного элемента шестого типа, инверсный выход первого триггера соединен с первым входом первого элемента И, прямой выход второго триггера соединен с вторым входом первого элемента И, с первым входом второго элемента И и является вторым выходом вычислительl ного элемента шестого типа, выход первого элемента И является третьим выходом вычислительного элемента шестого типа, прямой выход первого триггера соединен с вторым входом второго элемента И, выход второго элемента И соединен с первым входом одноразрядного сумматора, выходы триггера суммы и триггера переноса соединены соответственно с вторым и третьим входами одноразрядного сумматора и являются соответственно выходами суммы и переноса вычислительного элемента шестого типа, кроме того, вычислительный элемент седьмого типа содержит первый и второй триггеры,триггер суммы, первый элемент И и полусумматор, причем тактовые входы

101 первого и второго триггеров, триггера суммы объединены и являются управляющим входом вычислительного элемента седьмого типа, информационные входы первого и второго триггеров и триггера суммы являются соответственно первым и вторым входами и входом суммы вычислительного элемента седьмого типа, выходы первого и вто" рого триггеров соединены соответственно с первым и вторым входами первого элемента И и являются соответственно первым и вторым выходами вычислительного элемента седьмого типа, выход элемента И соединен с первым входом полусумматора, выход триггера суммы соединен с вторым входом полусумматора, выходы суммы и переноса полусумматора являются соответственно выходами суммы и переноса вычислительного элемента седьмого типа, кроме того, вычислительный элемент восьмого типа содержит триггер суммы, триггер переноса, первый триггер и одноразрядный сумма.тор, причем тактовые входы триггера суммы, триггера переноса и первого триггера объединены и являются управляющим входом вычислительного элемента восьмого типа, информационные входы триггера суммы, триггера переноса и первого триггера являются соответственно входами суммы, переноса и третьим входом вычислительного элемента восьмого типа, выходы триггера суммы, триггера переноса и первого триггера соединены соответственно с первым, вторым и третьим вхо-: дами одноразрядного сумматора, выходы суммы и переноса однораз— рядного сумматора являются выходами соответственно суммы и переноса вычислительного элемента восьмого типа.

Изобретение относится к цифровой вычислительной технике и может быть использовано при построении специализированных вычислительных систем.

Известно устройство для вычисле ния сумм произведений, содержащее матрицу модулей, два регистра, накапливающий сумматор, блок анализа 1 1) .

Недостатком данного устройства является относительно невысокая про5 изводительность при вычислении мно,гих сумм произведений, которая явля1166101

35 ется следствием наличия холостых тактов, необходимых, чтобы закончить . вычисление суммы произведений перед подачей операндов, относящихся к следующей сумме произведений. 5

Наиболее близким по технической сущности к изобретению является устройство для вычисления сумм произведений, содержащее матрицу вычислительных элементов, которая содержит (n+ 10

+1) строк, первые три строки имеют (2п+1) вычислительных элементов, каждая последующая строка.матрицы имеет на один вычислительный элемент меньше, последняя строка содержит (n+3) 15 вычислительных элементов, (и+1)-разрядные первый и второй регистры опе- ранда, первую и вторую группу элементов И-НЕ, накапливающий сумматор, первый, второй и третий триггеры,при- 20 чем первая входная шина соединена с. информационными входами первого регистра операнда, вторая входная шина соединена с информационными входами второго регистра операнда, выходы значащих разрядов первого регистра операнда и второго регистра операнда соответственно соединены с первыми входами элементов И-HE первой и вто- . рой групп, вторые входы элементов И-НЕ 3î . первой группы соединены с выходом знакового разряда второго регистра операнда, вторые входы элементов И-НЕ второй группы соединены с выходом знакового разряда первого регистра операнда, первые и вторые информационные входы накапливающего сумматора соответственно соединены с Cn+2) младшими входами и с (n+2) старшими выходами вычислительных элементов : 4О последней строки матрицы, первый управляющий вход накапливающего сумматора подключен к шине установки в "0", выходы накапливающего сумматора соединены с выходной шиной уст- 45 ройства, шина тактовых импульсов соединена с вторым управляющим входом накапливающего сумматора, с управляющим входом каждого вычислительного элемента матрицы, с управляющими входами первого и второго регистров операнда, первый и второй выходы (i,j)-ro (i=1,...,п; j=2,...,2n) соединены соответственно с первым входом (i+1, j.-1)-го вычислительного элемента и вторым входом (i+1, j+1)-ro вы.числительного элемента, а выходы поразрядной суммы и переноса соответ4 ственно с входом поразрядной суммы (i+1, j)-, го вычислительного элемента и входом переноса (i+1, j-1)-го вычислительного элемента, первый выход (i,1)-го вычислительного элемента соединен с.вторым входом (i+1 1)го вычислительного элемента, а выход поразрядной суммы - с входом поразрядной суммы (i+1 2n+1)-ro вычислительного элемента,,выход переноса (i, 2n-1)-ro вычислительного элемента соединен с входом переноса (i+1, 2п+1)-го вычислительного элемента (i=1,2) вход переноса (2п+1)-го вычислительного элемента второй и третий строк матрицы соединены соответственно с выходами первого и второго триггеров, информационный вход которого соединен с выходом третьего триггера, управляющие входы триггеров подключены к тактовой шине, первые и вторые входы вычислительных элементов нечетных столбцов первой строки матрицы поразрядно соединены с выходами второго и первого регист- ров операнда, первые и вторые входы вычислительных элементов четных столбцов первой строки матрицы соединены соответственно с младшими выходами первого регистра операнда и старшими выходами второго регистра операнда, входы поразрядной суммы и переноса вычислительных элементов с первого по и-й первой строки матрицы соединены соответственно с выходами элементов И-НЕ второй группы и с выходами элементов И-НЕ первой группы, входы поразрядной суммы и переноса остальных вычислительных элементов первой строки матрицы соединены соответственно с выходами знаковых разрядов первого и второго регистров операндов, которые соответственно соединены с входами первого и третьего триггеров.

Вычислительный элемент содержит полусумматор, элемент и два триггера, триггера переноса и поразрядной суммы, причем тактовые входы всех триггеров соединены с управляющим входом вычислительного элемента, информационные входы первого и второго триггеров триггера поразрядной суммы и триггера переноса являются соответственно первым и вторым входами; входами поразрядной суммы и переноса вычислительного элемента, выход первого триггера соединен с

5 11661 первым входом элемента И и является, первым выходом вычислительного элемента, выход второго триггера соединен с вторым входом элемента И и яв ляется вторым выходом вычислительного 5 элемента, выход элемента И, выходы триггеров поразрядной суммы и переноса .соединены соответственно с входами полусумматора, выходы которых являются соответственно выходами пере- 10 носа и поразрядной суммы вычислительного элемента (2) .

Недостатком известного устройства

1 является низкая производительность, обусловлеяная наличием холостых так.тов, в течение которых на входы уст ройства должны поступать нулевые значения сомножителей, Цель изобретения — повьш ение производительности.

Поставленная цель достигается тем, что в устройство для вычисления сумм произведений, содержащее матрицу вычислительных элементов, два триггера, три группы триггеров, группу одноразрядных сумматоров, причем тактовый вход устройства соединен с тактовыми входами триггеров первой, второй и третьей групп, тактовыми входами первого и второго триггеров, выходы триггеров первой группы соединены с первыми входами соответствующих одноразрядных сумматоров группы, выходы суммы и переноса которых соединены соответственно с информацион- 35 ными входами соответствующих триггеров второй и третьей групп, выход х-ого триггера третьей группы (х=1, 2,...,2n+log

=3,...,n; g=S,...,2n-1; 3 „ а j, -2) если j,сп+ 2; i

f строчки j -столбца матрицы вычисли1 тельных элементов соединены соответственно с первым входом вычислительного элемента (i<+1)-й строки (j1-1)го столбца, с вторым входом вычислительного элемента (i,+1)-й строки (j +1)-ro столбца, с входом суммы вычислительного элемента (i +1)-й

1 .строки j< го столбца и с входом переноса вычислительного элемента (i +

+1)-й строки (3 -1)-го столбца матрицы, содержит полусумматор, два сдвигающих регистра и группу элементов И, в матрице вычислительных элементов вычислительные элементы, расположенные в первой строке j -х столбцов (где j>=3,...,2п+1), а также в первой строке первого столбца, являются вычислительными элементами второго типа, вычислительный элемент, расположенный в первой строке второго столбца, является вычислительным элементом третьего типа, вычислительные элементы, расположенные в i -х строках j4-х столбцов (где i<=4,5,...,2n+1), j =1,2, ...,и-1; j i-3, если 1 п+2 и .4 Ф

) 2n+2-i, если n+2 < i

1166 пятого типа, вычислительные элементы, распопоженные в (+2)- Х строках (дь+2)- X столбцов (где =1,2, > ...,п-2), а также в (1 +2)-х строках (i +3)-х столбцов, являются вычис- 5 лительными элементами шестого типа, вычислительные элементы, расположенные во. второй строке j — Х столбцов

7 (где j =5,6,...,2n; j gn-I,п), являются вычислительнымй элементами

15 соответственно с первым входом вычислительного элемента (р+1)-й строки (k-1)-го столбца, с вторым входом вы» числительного элемента (р+I)-й стро- 55 ки (k+1)-го столбца с входом суммы вычислительного элемента (р+1)-й строки k -ro столбца и с входом переседьмого типа, вычислительные элементы, расположенные в (i +1)- Х . строках д — X столбцов (где =2,3, ° ...,п), а также в (j>+2)- X строках

) — X столбцов (где 1 = 1,2,...,n), являются вычислительйыми элементами восьмого типа, причем знаковый ,разряд первой входной шины соединен с вторым входом вычислительного элемента второго типа первой строки и 20 первого столбца, первый значащий разряд первой входной шины соединен с,. .первым входом вычислительного элемента третьего типа, х-й значащий раз. ряд первой входной шины (i=2,3,..., .25

n) соединен с первым входом вычислительного элемента второго типа первой строки (2i)-ro столбца, а также с вторым входом вычислительного элемента второго типа первой строки 30 (2i+1)-го столбца, знаковый разряд второй. входной шины соединен с первым входом вычислительного элемента второго типа первой строки первого столбца. с вторым входом вычислительного элемента третьего типа, j-й значащий. разряд (j=1,2,...,п-I) второй входной шины соединен с первым входом вычислительного элемента, второго типа первой строки (2)+1)-го 40 столбца, а также с вторым входом вы- числительного элемента второго типа

E первой строки (2j+2)-го столбца, и-й значащий разряд второй входной шины соединен с первым входом вычислительного элемента второго типа первой строки (2n+1)-го столбца, первый и второй выходы, выход суммы и выход переноса вычислительного элемента p-й строки k --го столбца (где р=1,2,. ...,2п+1; k=1,2,...,2п+1) соединены

1О1 8 нос а вычислительного элемента (р+ 1) -й строки (k-1)-го столбца, третий выход вычислительного элемента первой строки второго столбца соединен с входом переноса вычислительного элемента второй строки первого столбца, третьи выходы остальных вычислительных элементов Р-х строк k -х столбцов соеди- . нены с третьими входами вычислительных элементов (р+ 1)- х строк (t-1)-Х столбцов, выходы первого и второго триггеров соединены соответственно с первым и вторым входами полусумматора, выход суммы попусумматора соеди" нен с входом переноса вычислительного элемента второй строки п-ro столбца, выход переноса полусумматора соеди-. нен с входом переноса вычислительного элемента второй строки (и-1)-ro столбца, выход суммы вычислительного элемента r-й строки (2n+2-r)-ro столбца (где r=1 2,...,2n) соединен с информационным входом r-го триггера первой группы триггеров, выход суммы вычислительного элемента (2n+I)-й строки первого столбца соединен с информационным входом первого сдвигающего регистра, s -й выход первого сдвигающего регистра (s=1,2,...,1+

+1og И) соединен с первым входом (з+2п)-ro одноразрядного сумматора группы, выходы триггеров второй группы соединены с первыми входами соответствующих элементов И группы, выходы второго сдвигающего регистра соединены с вторыми входами соответствующих элементов И группы, выходы элементов И группы соединены с третьими входами соответствующих одноразрядных сумматоров группы, тактовый вход устройства соединен с тактовыми входами первого и второго сдвигающих регистров и с управляющими входами всех вычислительных элементов матпиI цы, вход установки устройства соединен с входами установки в "О" пер вого и второго триггеров, вход выдачи результата устройства соединен с информационным входом второго сдвигающего регистра, выходы триггеров второй группы являются выходом результата устройства, кроме того, вычислительный элемент второго типа содержит первый, второй триггеры и элемент И, причем тактовые входы первого и второго триггеров объединены и являются управляющим входом вычислительного элемента второго типа, информационные

1166101

9 входы первого и второго триггеров являются соответственно первым и вторым входами вычислительного элемента второго типа, выходы первого и второго триггеров соединены соответственно с первым и вторым входами элемента И и являются соответственно ,первым и вторым выходами вычислительного элемента второго типа, выход элемента И является выходом суммы 10 вычислительного элемента второго типа, кроме того, вычислительный элемент третьего типа содержит первый и второй триггеры, первый и второй элементы И, причем тактовые входы 15 первого и второго триггеров объединены и являются управляющим входом вычислительного элемента третьего типа, .информационные входы первого и второго триггеров являются соот- ZO ветственно первым и вторым входами вычислительного элемента третьего типа, инверсный выход первого триггера соединен с первым входом первого элемента И, прямой выхоц перво- 25 го триггера соединен с первым входом второго элемента И, прямой выход второго триггера соединен с вторыми, входами первого и второго элементов И и является вторым выходом вычислительного элемента третьего типа, выход первого элемента И является третьим выходом вычислительного элемента третьего типа, выход второго элемента И является выходом суммы вычислительного элемента третьего типа, кроме того, вычислительный элемент четвертого типа содержит триггер суммы, триггер переноса и полусумматор, причем тактовые входы триггера суммы и триггера переноса объединены и являются управляющим входом вычислигельного элемента четвертого типа, .информационный .вход триггера суммы является входом суммы вычислительно- 45 го элемента четвертого типа, информационный вход триггера переноса является входом переноса вычисли-. тельного элемента четвертого типа, вшход триггера суммы соединен с пер- 50 вым входом полусумматора, выход триггера переноса соединен с вторым входом полусумматора, выход суммы полу.сумматора является выходом суммы вы- числительного элемента четвертого ти-,55 па, выход переноса является выходом переноса вычислительного элемента четвертого типа, кроме того, вычислительный элемент пятого типа содержит первый и второй триггеры, триггер суммы, первый и второй элементы И и полусумматор, причем тактовые входы первого и второго триггеров, а также триггера суммы объединены и являются управляющим входом вычислительного элемента пятого типа, информационные входы первого и второго .триггеров и триггера суммы являются соответственно .первым,и вторым входами и входом сумм вычислительного элемента пятого типа, инверсный выход первого триггера соединен с первым входом первого элемента И, прямой выход второго триггера соединен с вторым входом первого элемента И, с первым входом второго элемента И и является вторым выходом вычислительного элемента пятого типа, выход первого элемента И является третьим выходом вычислительного элемента пятого типа, прямой выход первого триггера соединен с вторым входом второго элемента И, выход второго элемента И соединен с первым входом полусумматора, прямой выход триггера суммы соединен с вторым входом полусумматора, вьг ход суммы полусумматора является выходом суммы вычислительного элемента пятого типа, выход переноса полусумматора является выходом переноса вычислительного элемента пятого типа, кроме того, вычислительный элемент шестого типа содержит первый и второй триггеры, триггер суммы, триггер переноса, первый и второй элементы И и одноразрядный сумматор, причем тактовые входы первого и второго триггеров, триггера суммы и триггера переноса объединены и являются управляющим входом вычислительного элемента шестого типа, информационные входы первого и второго триггеров, триггера суммы и триггера переноса соединены соответственно с первым и вторым входами, входбм суммы и входом переноса -вычислительного элемента шестоro типа, инверсный выход первого триггера соединен с первым. входом первого элемента И, прямой выход второго триггера соединен с вторым входом первого элемента И, с первым входом второго элемента И и является вторым выходом вычислительного элемента шестого типа, выход первого элемента И является третьим выходом вычислительного элемента шестого типа

ll 1166 прямой выход первого триггера соединен с вторым входом второго элемента И, выход второго элемента И сое,динен с первым входом одноразрядного сумматора, выходы триггера суммы и триггера переноса соединены соответственно с вторым и третьим входами одноразрядного сумматора и являются соответственно выходами суммы и переноса вычислительного элемента шестого типа, кроме того, вычислительный элемент седьмого типа содержит первый и второй триггеры, триггер суммы, первый элемент И и полусумматор, причем тактовые входы первого и второго триггеров, триггера суммы объединены и являются управляющим входом вычислительного элемента седьмого типа, информационные входы первого и второго триггеров и триггера суммы являются соответственно первым и вторым входами и входом суммы вычислительного элемента седьмого типа, выходы первого и второго

1 ,триггеров соединены соответственно с первым и вторым входами первого элемента И и являются соответственно первым и вторым выходами вычислительного. элемента седьмого типа, выход элемента И соединен с первым входом

30 полусумматора, выход триггера, суммы соединен с вторым входом полусумматора, выходы суммы и переноса полусумматора являются соответственно выходами суммы и переноса вычислительно- З

ro элемента седьмого типа, кроме того, вычислительный элемент. восьмого типа содержит триггер суммы, триггер переноса, первый триггер и одноразрядный сумматор, причем тактовые вхо-4О ды триггера суммы, триггера переноса и первого триггера объединены и являются управляющим входом вычислительного элемента восьмого типа, информационные входы триггера суммы, TpHF 45 гера переноса и первого триггера являются соответственно входами суммы, переноса и третьим входом вычислительного элемента восьмого типа, выходы триггера суммы, триггера переноса и первого триггера соединены соответственно с первым, вторым и третьим входами одноразрядного сумматора, выходы суммы и переноса одноразрядного сумматора являются выхода- 5 ми соответственно суммы и переноса вычислительного элемента восьмого типа.

12

На фиг. 1 представлена структурная схема устройства для вычисления сумм произведений» на фиг.2 — схема вычислительного элемента первого типа на фиг.3 — то же, второго типа» на фиг.4 — то же, третьего типа на фиг.5 — то же, четвертого типа; на фиг.6 — то же, пятого типа на фиг.7то же, шестого типа; на фиг.8 — то же, седьмого типа; на фиг.9 — то же, восьмого типа.

Устройство для вычисления сумм произведений содержит (фиг. 1) вход 1 установки 3, который соединен с входами установки в "0" триггеров 2 и 3, выходы знаковых разрядов первой и второй входных шин 4 и 5 соединены с информационными входами триггеров 2 и 3, выходы триггеров 2 и 3 соединены с входами полусумматора 6. Иатрицу 7 вычислительных элементов, содержащую 2n+1 строк, первая строка которой имеет 2п+1; вычислительных элементов, а каждая последующая — на один вычислительный элемент меньше; вычислительные элементы 8-15 матрицы, первую группу 16 триггеров, первый сдвигающий регистр 17, группу 18 одноразрядных сумматоров, вторую группу 19 триггеров, выходы 20 второй группы триггеров, выход 21 результата устройства, группу 22 элементов И, второй сдвигающий регистр 23, третью группу 24 триггеров, выход знака 25 матрицы 7 вычислительных элементов, тактовый вход 26 устройства, вход 27 выдачи результата устройства.

101

В вычислительном элементе первого типа 8 (фиг.2) информационные входы первого, второго триггеров 28 и 29, триггеры суммы 30 и переноса 31 являются соответственно первым, вторым входами 32 и 33, входом суммы

34, и переноса 35 вычислительного элемента 8. Тактовые входы триггеров

28-31 объединены и являются управляющими входами 36 вычислительного эле- мента 8. Выхрд триггера 28 является первым выходом 37 вычислительного элемента и соединен с первым входом элемента И 38, выход триггера 29 является вторым выходом 39 вычислительного элемента 8 и соединен с вторым входом элемента И 38, выход триггеров 30 и 31, а также элемента И 38 соединены соответственно с первым, вторым и третьим входами одноразрядного сумматора 40. Выходы

1166101 t4 сумчы и переноса одноразрядного сум-, :матора 40 являются выходами суммы 41 и переноса 42, вычислительного элемента. 8.

В вычислительном элементе второго типа 9 (фиг.З) информационные входы первого и второго триггеров 43 и 44 являются первым 45 и вторым 46 входами вычислительного элемента 9. Тактовые входы триггеров 43 и 44 объеди- 10 иены и являются управляющим входом 47 вычислительного элемента. Выход первого триггера 43 является первым выходом 48 вычислительного элемента

9 и соединен с первым входом элемента И 49, выход второго триггера 44 является вторым выходом 50 вычислительного элемента 9 и соединен с вторым входом элемента И 49, выход элемента И 49 является выходом 51 суммы gp вычислительного элемента 9.

В вычислительном элементе третьего типа 10 (фиг.4) информационные входы первого и второго триггеров

52 и 53 являются первым 54 и вторым 25

55 входами вычислительного элемента 10, Тактовые входы триггеров 52 и 53 объединены и являются управляющим входом 56 вычислительного элемента 10. Инверсный выход триггера

52 соединен с первым входом.элемента И 57, прямой выход триггера 52 соединен с первым входом элемента И

58, прямой выход триггера 53 соединен с вторыми входами элементов И 57

35 и 58 и является вторым выходом 59 вычислительного элемента 10, выход элемента И 57 является третьим вы- . ходом 60 вычислительнбго элемента

10, выход элемента .И 58 является выходом суммы 61 вычислительного элемента 10.

В вычислительном элементе четвертого типа 1 1.(фиг.5) информационные входы .триггера cymar 62 и переноса 45

63 являются входами суммы 64 и переноса 65 вычислительного элемента 11.

Тактовые входы триггеров 62 и 63.обь-

-. единены и являются угфавляющими входом 66 вычислительного элемента 11. 50

Выходы триггеров 62 и 63 соединены с первым и вторым входами полусумматора 67, выход суммы полусумматора

67 является выходом суммы 68 вычислительного элемента 11, выход пере- 55 носа 69 вычислительного элемента 11.

В вычислительном элементе пятого типа 12 (фиг.б) информационные входы первого и второго триггеров 70 и

71 являются первым входом 72 и вторым входом 73 вычислительного элемента 12, информационный вход триггера 74 суммы является входом cymar

75 вычислительного элемента 12. Тактовые входы триггеров 70, 71 и 74 объединены и являются управляющим входом 76 вычислительного элемента

12. Инверсный выход триггера 70 сое-динен с первым входом элемента И 77, прямой выход триггера 70 соединен с первым входом элемента И 78, прямой выход триггера 71 соединен с вторыми входами элементов И 77 и 78 и являются вторым выходом 79 вычислительноro элемента 12, выход элемента И 77 является третьим выходом 80 вычисли- тельного элемента 12, выход триггера 74 и выход элемента И 78 соедииек» с первым и вторым входами полусумматора 81, выходы суммы и переноса полусумматорв 81 являются соответственно выходом суммы 82 и выходом переноса 83 вычислительного элемента 12.

В вычислительном элементе шестого типа 13 (фиг.7) информационные входы первого и второго триггеров 84 и 85 являются первым входом 86 и вторым входом 87 вычислительного элемента, информационные входы триггеров суммы и переноса 88 и 89 являются входом суммы 90 и переноса 91 вычислительного элемента 13. Тактовые вхо" ды триггеров 84, 85, 88 и 89 объе- . динены и являются управляющим входом

92 вычислительного элемента 13. Инверсный выход триггера 84 соединен с первым входом элемента И 93, прямой выход триггера 84 соединен с первым входом элемента И 94, а прямой выход триггера 85 соединен с вторыми входами элементов И. 93 и 94 и является вторым выходом 95 вычислительного элемента 13, выход элемента И 93 является третьим выходом 96 вычислительного элемента 13, выходы тригге- ров 88 и 89, а также элемента И 94 соединены с первым, вторым и третьим входами одноразрядного сумматора 97, выходы суммы и переноса одноразрядного сумматора 97 являются выходом

98 суммы и переноса 99; вычислитель-. ного, элемента 13.

В вычислительном элементе седьмого типа 14 (фиг.8) информационные входы первого и второго триггеров 100 и

Величина (а +b ) 2 формируется путем записи содержимого полусумматора 6 в элементы второй строки, причемперенос записывается в (n-1)-й столбец, а сумма — в и-й столбец, (2n+

+I) — разрядное произведение формируется в матрице 7 вычислительных элементов следующим образом; на втором такте формируется 2п-й младший значащий разряд произведения, на третьем — (2n- 1)-й на четвертом— (2n-2)-й, и так далее, на (2п+1)-м такте формируется старший значащий разряд, на (2n+2)-м такте формиру-. ется знаковый разряд, причем для каждого выхода на следующем такте появляется результат, соответствующий новой паре сомножителей. Знаковый разряд дополнительного кода произведения подается на информационный вход сдвигающего регистра 17, а значащие разряды — на входы группы 16 триггеров. Элементы 16-19,23 и 24 образуют конвейерный накапливающий сумматор. По мере готовности результатов на вход сдвигающего регистра

23 по шине 27 подается в течение одного такта уровень логического нуля.

Ноль сдвигается в регистре. 23, обеспечивая последовательное отключение обратной связи сумматора для всех

его одноразрядных сумматоров 18, начиная с младших разрядов. Сумма произведений подается на выход 21 реl5 1166

101 являются первым входом 102 и втоV рым входом 103 вычислительного элемента 14, вход триггера 104 суммы, является входом 105 суммы вычислительного элемента 14, тактовые входы триггеров 100, 101 и 104.объединены . и являются управляющим входом 106 выI числительного элемента 14. Выход триггера 100 является первым выходом 107 вычислительного элемента 14 и .соеди- 1О нен с первым входом элемента И 108, выход триггера 101 является вторым выходом 109 вычислительного элемента 1 4 и соединен с вторым входом элемента И 108, выход триггера 104 и вы- 15 .ход элемента И 108 соединены с первым и вторым входами полусумматора

110, выходы суммы и переноса полусумматора 110 являются. выходом суммы 111 и переноса 112 вычислительного эле- 20 мента 14.

В вычислительном элементе восьмого типа 15 (фиг.9) информационные входы триггеров переноса 113, суммы 114 и первого триггера 115 являются входами 25 переноса 116, суммы 117 и третьим входом 118 вычислительного элемента 15, тактовые входы триггеров 113-115 объединены и являются управляющим входом

119 вычислительного элемента 15. Вы- 30 ходы триггеров 113, 114 и 115 соединены с первым, вторым и третьим входами одноразрядного сумматора 120.

Выходы суммы и переноса одноразрядного сумматора 120 являются выходом суммы 121 и выходом переноса 122 вычислительного элемента 15.

Устройство работает следующим образом.

В первом такте на входы триггеров 40

2 и 3 вычислительных элементов 9 и

10 .первой строки принимается первая пара сомножителей, представленная до полнительным кодом, .причем в триггеры 43 вычислительных элементов 9 и 45 ,триггер 52 вычислительного элемента 10 записывается код Ь а,Ь,а Ь a Ь, а в триггеры 44 элементов 9 и триггер 53 элемента 10 записывается код аоЬоа,b, a zb<, * b„а и где 50 а и Ь вЂ” знаковые разряды, а, а,..., а „, Ь,, Ь, ..., Ь, з начащие разряды операндов, в триггеры 2 и 3 записывается соответственно а и Ь„.

В матрице 7 вычислительных элемен-55 тов умножение производится путем умножения дополнительных кодов и при.бавления поправки

101 16 (»)„=t3„„+2ао Ио, +2Ьо ("3 + .+(а +4 ) " где (А) „и В)„„- операнды в дополнительных кодах, -А1 „и (-В1„,, поразрядная инверсия операндов в до- полнительных кодах.

Умножение производится путем сдвига величины Ь„, а,Ь,, ..., а„Ь„ влево по цепям первых входов и первых выходов вычислительных элементов сдвига величины а Ь а Ъ,...,Ь„,,а„— вправо по цепям вторых входов и вторых выходов вычислительных элементов и одновременного суммирования поразрядных коньюнкций.

Величины 2ад j-В)о„,2bo 1-А),ц, Рормируются в элементах 10-13, расположенных по диагонали матрицы вычислительных элементов 7. Поразрядные коньюнкцин Ьо а!,...,ьба„, аоь, э...,аоЬ .Пео п редаются по цепям третьих входов и третьих выходов вычислительных элементов.

17 11661 зультат устройства с выхода 2О триггеров группы 19.

Таким образом, при помощи предлагаемого устройства возможно нахождение 2n+1+log

Соедийяя несколько т аких ус тр ойств, выполненных в виде конструктивно за- 35

01 18 конченных модулей, можно наращивать разрядность вычислительных устройств.

Положительный эффект изобретения заключается в том, что за. счет отсутствия холостых тактов достигается существенное увеличение производительности устройства, что имеет важное значение для многих практических приложений, связанных, например„ с матричной алгеброй. Предусмотренный в устройстве режим наращивания разрядности позволяет создать вычислительные устройства повышенной точности на базе функционально и конструктивно законченных модулей.

11б6101

1166101

I I 66 I 0I

1166101

Фиг. 7

Составитель А.Клюев

Редактор Г.Волкова Техред А.Бабинец Корректор А.Зимокосов

Заказ 4310/43 Тираж 710 Подписное

BIQBIIIH Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д,4/5

Филиал ППП "Патент", г.Ужгород, ул.Проектная, 4

Устройство для вычисления сумм произведений Устройство для вычисления сумм произведений Устройство для вычисления сумм произведений Устройство для вычисления сумм произведений Устройство для вычисления сумм произведений Устройство для вычисления сумм произведений Устройство для вычисления сумм произведений Устройство для вычисления сумм произведений Устройство для вычисления сумм произведений Устройство для вычисления сумм произведений Устройство для вычисления сумм произведений Устройство для вычисления сумм произведений Устройство для вычисления сумм произведений Устройство для вычисления сумм произведений Устройство для вычисления сумм произведений Устройство для вычисления сумм произведений Устройство для вычисления сумм произведений 

 

Похожие патенты:

Изобретение относится к радиоэлектронике и может быть использовано в вычислительных устройствах для реализации перемножения страниц операндов с любым сочетанием знаков

Изобретение относится к автоматике и вычислительной технике и может быть использовано в вычислительных машинах и устройствах, функционирующих в системе остаточных классов

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано в высокоскоростных арифметико-логических устройствах, в том числе для вычисления быстрого преобразования Фурье и сверток по методу Винограда

Изобретение относится к цифровым умножителям и предназначено для умножения цифрового сигнала (ЦС) на сигнал в форме периодической волны, преимущественно синусоидальной

Изобретение относится к области вычислительной техники и может быть использовано для построения систем передачи и переработки дискретной информации

Изобретение относится к техническим средствам информатики и вычислительной техники и может быть использовано для синтеза арифметико-логических устройств, для создания быстродействующих и высокопроизводительных цифровых устройств умножения в прямых кодах

Изобретение относится к вычислительной технике и может быть использовано для синтеза арифметико-логических устройств, для создания быстродействующих и высокопроизводительных цифровых систем, выполняющих операцию деления чисел в прямых кодах

Изобретение относится к вычислительной технике и может быть использовано для построения вычислительных систем с повышенной достоверностью выдаваемых данных

Изобретение относится к области устройств обработки, соответствующего программного обеспечения и программных последовательностей, которые выполняют математические операции

 

Наверх