Устройство формирования синхронизирующих последовательностей

 

УСТРОЙСТВО ФОРМИРОВАНИЯ СИНХРОНИЗИРУЮЩИХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ , содержащее блок фазовой автоподстройки частоты, вход которого объединен с первым входом блока управления делителем частоты и является входом устройства, а выход блока фазовой автоподстройки частоты подключен к счетному входу делителя частоты, выполненного в виде п последовательно соединенных триггеров, отличающееся тем, что, с целью сокращения времени фазирования синхронизирующих последовательностей, блок управления делителем частоты выполнен в виде инвертора и п элементов фазирования , каждый из которых состоит из объединенных по входу D-триггера и блока задержки , выходы которых подключены к соответствующим входам элемента И-НЕ, причем счетный вход делителя частоты объединен с входом элемента НЕ, выход которого подключен к входу первого элемента фазирования, единичный вход D-триггера которого является первым входом блока управления делителем частоты, выход каждого элемента фазирования подключен к входу установки «1 соответствующего триггера делителя частоты, нулевой выход с S которого подключен к входу последующего элемента фазирования, кроме того, в каж (Л дом элементе фазирования, кроме первого, нулевой выход D-триггера объединен с с единичным входом.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„,я0„„1166331

4(59 Н 04 L 7/02

1 !

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСКОМ,Ф СВИДЕТЕЛЬСТВУ

4 . w r;

t нвааа», с ю .

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3509926/24-09 (22) 03.11.82 (46) 07.07.85. Бюл. № 25 (72) А. А. Гаришин и В. А. Шишлов (53) 621.394.662 (088.8) (56) Авторское свидетельство СССР № 803115, кл. Н 04 L 7/04, 1979.

Авторское свидетельство СССР № 321960, кл. Н 04 1. 7/02, 1969 (прототип). (54) (57) УСТРОЙСТВО ФОРМИРОВАНИЯ СИНХРОНИЗИРУЮЩИХ ПОСЛЕДОВАТЕЛЬНОСТЕЙ, содержащее блок фазовой автоподстройки частоты, вход которого объединен с первым входом блока управления делителем частоты и является входом устройства, а выход блока фазовой автоподстройки частоты подключен к счетному входу делителя частоты, выполненного в виде и последовательно соединенных триггеров, отличающееся тем, что, с целью сокращения времени фазирования синхронизирующих последовательностей, блок управления делителем частоты выполнен в виде инвертора и и элементов фазирования, каждый из которых состоит из объединенных по входу D-триггера и блока задержки, выходы которых подключены к соответствующим входам элемента И вЂ” НЕ, причем счетный вход делителя частоты объединен с входом элемента НЕ, выход которого подключен к входу первого элемента фазирования, единичный вход D-триггера которого является первым входом блока управления делителем частоты, выход каждого элемента фазирования подключен к входу установки «1» соответствующего триггера делителя частоты, нулевой выход которого подключен к входу последующего элемента фазирования, кроме того, в каждом элементе фазирования, кроме первого, нулевой выход D-триггера объединен с единичным входом.

1166331

Изобретение относится к дискретным устройствам обработки информации и системам синхронизации и предназначено для формирования импульсных последовательностей, синхронных с внешним сигналом.

Цель изобретения — сокращение времени фазирования синхронизирующих последовательностей.

На фиг. 1 представлена структурная электрическая схема устройства формирования синхронизирующих последовательностей; на фиг. 2 — временные диаграммы, поясняющие его работу.

Устройство формирования синхронизирующих последовательностей содержит блок 1 фазовой автоподстройки частоты (ФАПЧ), состоящий из фазового дискриминатора 2, управляемого генератора 3, элементов И 4 и 5, реверсивного счетчика 6, преобразователя 7 код — аналог и элементов И вЂ” НЕ 8 и 9, делитель 10 частоты и блок 11 управления делителем частоты, состоящий из инвертора 12 и и элементов фазирования 13,— 13„, каждый из которых содержит, D-триггер 14, элемент И вЂ” НЕ 15 и блок 16 задержки, а делитель 10 частоты состоит из последовательно соединенных триггеров 17> — 17

Устройство формирования синхронизирующих последовательностей работает следующим образом.

На вход фазового дискриминатора 2 с входа устройства поступают принимаемые посылки (фиг. 2а). На другой вход,фазового дискриминатора 2 поступает последовательность импульсов с управляемого генератора 3 (фиг. 2б). В зависимости от знака рассогласования по фазе (отставание или опережение) формируется сигнал на одном или другом выходе фазового дискриминатора 2, при этом реверсивный счетчик производит счет или в направлении сложения или в направлении вычитания.

Кодовый п-разрядный сигнал с выходов реверсивного счетчика 6 преобразуется с помощью преобразователя 7 код — аналог в аналоговый сигнал, который управляет частотой управляемого генератора 3, при этом обеспечивается подстройка частоты управляемого генератора 3 таким образом, что ошибка фазового рассогласования между сигналами посылок и импульсами управляемого генератора 3 уменьшается до нуля. Последовательность импульсов с выхода управляемого генератора 3 (фиг. 2б) поступает на счетный вход триггера 17 делителя 10 частоты и на второй вход блока 11 управления делителем частоты, на первый вход которого поступают сигналы с входа устройства (фиг. 2а). Сигналы с второго входа блока 11 управления делителем частоты через инвертор 12 поступают на вход блока 16 задержки и на вход синхронизации D-триггера 14 первого элемента фазирования 13, с выходов которых через элемент И вЂ” НЕ 15, (фиг. 2в) импульсы поступают на вход установки в единичное состояние триггера 17, делителя 10 частоты. С нулевого выхода триггера 17 последовательность импульсов (фиг. 2г) поступает на входы блока 16 задержки и D-триггера 14 второго элемента фазирования 13, с выходов которых через элемент И вЂ” НЕ 15 (фиг. 2д) импульсы поступают на вход установки в единичное состояние триггера 17 делителя 10 частоты (фиг. 2е).

Аналогичным образом осуществляется фазирование других триггеров 17 делителя

10 частоты. При отсутствии сигналов на

ЗО входе устройства, когда блок ФАПЧ 1 находится в асинхронном режиме, блок 11 управления делителем частоты, обеспечивает фазирование триггеров 17„ — 17, делителя 10 частоты по сигналам управляемого генератора 3.

Таким образом, независимо от режима, в котором находится блок ФАПЧ 1, блок 11 управления делителем частоты осуществляет автоматическую коррекцию фазы

4р делителя 10 частоты, что позволяет уменьшить время вхождения в синхронизм и обеспечить возможность получения частот, синфазных и кратных частоте управляемого генератора 3 блока ФАПЧ 1.

1166331 фиг. 1

Составитель В. Евдок и мо ва

Редактор А. Шандор Техред И. Верес Корректор В. Бутяга

Заказ 4324 55 Тираж 659 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП <Патент>, г. Ужгород, ул. Проектная, 4