Система передачи информации с решающей обратной связью

 

1. СИСТЕМА ПЕРЕДАЧИ ИНФОРМАЩШ С РЕШАЮЩЕЙ ОБРАТНОЙ СВЯЗЬЮ, содержащая на передающей стороне последовательно соединенные первый накопитель и первый кодер, а также последовательно соединенные блок дешифрации и блок управления, первый и второй выходы которого подключены к управляющим входам первого накопителя и первого кодера, причем вход блока дешифрации соединен с выходом обратного канала, а выход блока управления является информацирнным выходом системы, на приемной стороне - последовательно соединенные решающий блок, блок управления и блок формирования сигналов обратной связи , выход которого соединен с рходом обратного канала, а также первый декодер, вход которого объединен С . входами решающего блока и подювочен к выходу прямого канала, и накмшг тель, к управляющему входу которого подключен второй выход блока управления, третий выход которого подключен к управляющему входу первого декодера, отличающаяся тем, что, с целью увеличения .скорости передачи информации, введены на передающей стороне последовательно соединенные коммутатор, второй накопитель , 1второй кодер и сумматор по модулю два, к второму входу которого подключен выход первого кодера, а выход сумматора по модулю два подключен к входу прямого канала, при этом третий, четвертьй и пятый выходы блока управления подключены к управляющим входам второго накопителя , в-торого кодера и коммутатора, второй выход которого подключен к входу первого накопителя, а вход коммутатора является информационным входом системы, на приемной сторонёпоследовательно соединенные блок памяти, блок вычисления образующего смежного класса, сумматор по модулю два,второй декодер и коммутатор, квторому входу которого подключен выход I ймА блока памяти, при этом вькод прямого заЛ канала подключен к входу накопителя, вькод которого подключен к второму « входу сумматора по модулю два, а четвертый , пятый, тестой и седьмой вы4; ;ходы блока управления подключены к управля1рщим входам блока памяти, блока вычисления образующего смежного класса второго декодера и коммутато- ; ра, выход которого является, выходом системы. . 2. Система по п.1, отличающаяся тем, что, с целью уменьшения вероятности переполнения накопителя приемной стороны, на приемной стороне введен логический блок, информационный вход которого соеди

. СО)ОЗ СОВЕТСКИХ

СОЦИАЛИСтИЧЕСНИХ

РЕСПУБЛИН (19) (11) (S1) 4 Н 04 1 1/16

ОПИС НИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОтНРЫтИй (21) 3685195/24-09 (22) 02.01.84 (46) 15.07.85. Бюл. )) 26 (72) M.IO.Житков, Е.Л.Кон, С.Н.Лицин и О.И.Шеховцов (71) Пермский политехнический институт и Ленинградский электро технический институт им. В.И.Ульянова (Ленина) (53) 621.394.14(088.8) (56) Питерсон У., Уэлдон Э. Коды, исправляющие ошибки. M. Мир, 1976.

Элементы теории передачи дискретной информации. Под ред Л.П.Пуртова. И., Связь, 1972, с. 163. (54)(57) 1. СИСТЕМА ПЕРЕДАЧИ ИНфОРМАЦИИ С РЕШАЮЩЕЙ ОБРАТНОЙ СВЯЗЬЮ, со. держащая на передающей стороне последовательно соединенные первый накопитель и первый кодер, а также последовательно соединенные блок дешифрации и блок управления, первый и второй выходы которого подключены к управляющим входам первого наколителя и первого кодера, причем вход блока дешифрации соединен с выходом обратного канала, а выход блока управления является информационным выходом системы, на приемной старо-. не — последовательно соединенные ре шающий блок, блок управления и блок

@ормирования сигналов-обратной связи, выход которого соединен с входом обратного канала, а также первый декодер, вход которого обьединеи с входами решающего блока и подключен к выходу прямого канала, и накопитель, к управляющему входу которого подключен второй выход блока управления, третий выход которого подключен к управляющему входу первого декодера, отличающаяся тем, что, с целью увеличения скорости передачи информации, введены на передающей стороне последовательно соединенные коммутатор, второй накопитель, второй кодер и сумматор по модулю два, к второму входу которого подключен выход первого кодера, а выход сумматора по модулю два подключен к входу прямого канала, при этом третий, четвертый и пятый выходы блока управления подключены к управляющим входам второго накопителя, второго кодера и коммутатора,второй выход которого подключен к З входу первого накопителя, а вход коммутатора является информационным входом системы, на приемной сторонепоследовательно соединенные блок па,мяти, блок вычисления образующего смежного класса, сумматор по модулю два,второй декодери коммутатор,к второму входу которого подключен выход блока памяти, при этом выход прямого канала подключен к входу накопителя, выход которого подключен к второму входу сумматора по модулю два, а четвертый, пятый, шестой и седьмой вы,.ходы блока управления подключены к 4 управляюп(им входам блока памяти, блока вычисления образующего смежного класса второго декодера и коммутато-, ра, выход которого является. выходом системы.

2, Система по п.1, о т л и ч а,ющ а я с я тем, что, с целью уменьшения вероятности переполнения накопителя приемной стороны, на приемной стороне введен логический блок, информационный вход которого соеди1167746

Изобретение относится к технике .передачи дискретной информации.

Цель изобретения — увеличение скорости передачи информации, На фиг.1 представлена структурная электрическая схема системы передачи информации с,решающей обратной связью; на фиг.2 — структурная электрическая схема приемной стороны системы передачи информации с обратной решающей связью с логическим блоком, на фиг.3структурная схема алгоритма работы системы передачи информации с решающей обратной связью.

Система передачи с решающей обрат-!5: ной связью содержит на передающей стороне коммутатор 1, первый 2 и второй 3 накопители, первый 4 и второй 5 кодеры, сумматор 6 по модулю два, блоки дешифрации 7 и управления 20

8, на приемной стороне — накопитель

9, решающий блок 10, первый декодер

11., блоки памяти 12 и вычисления об р азующего смежного класса 13, сумматор 14 по модулю два, второй деко- Z)

,дер 15, коммутатор 16, блоки управле ния 17 и формирования сигналов обратной связи 18, логический блок 19, содержащий элемент И 20, регистры .сдвига 21, 22 и 23, мажоритарный элемент 24, элемент ИЛИ 25. (2) G =

Кодирование k информационных символов с помощью кода А можно осуществить умножением вектора, состоящего из информационных символов на

С . При этом процедура кодирования делится на три операции: умножение

35 информационных символов.на матри2 цу G<, умножение k<-k< символов на матрицу G!, посимвольное суммирование комбйнаций, полученных в результате операций 1 и 2 по модулю два. нен с выходом блока памяти, а информационный ныход логического блока подключен к входу блока вычисления образующего смежного класса, при этом логический блок содержит объединенные по входу элемент И и три регистра сдвига, выходы которых подключены к входам мажоритарного элемента, выход которого подключен к первому входу элемента ИЛИ, к второму входу

Функционирование устройства основано на следующих принципах.

Пусть передача ведется некоторым линейным кодом А(п,k<, d1) (с длиной кодовых комбинаций п, расстоянием

Й1, количеством информационных символов k ) таким, что он получается объединением кода B(n, k<, d ) которого подключен выход элемента

И, к второму входу которого и к входам сдвига регистров сдвига подключены соответствующие выходы блока управления, причем объединенные входы элемента И и регистров сдвига являются информационными входами логического блока, информационным выходом которого является. выход элемента

ИЛИ. и его смежных классов. Известно, что в этом случае k >k и d< d

Выберем, например, код В с параметрами (!6,5,8) — код Рида-Маллера первого порядка, тогда код А имеет параметры (16, 11,4), он образуется объединением смежных классов кода В, включая нулевой. Образующая матрица кода А для несистематического задания кода имеет вид

1 1 1 1 1 1 1 1 1 1 1 1 1 1 I 1

00000000 1 t 1 1 1 1! 1

0000 11 1 100001 1 1 1

0 0 1 1 0 0 1 0 0 1 1 0 0 1 1

0101010! 0101010 t

G„=0000000000001 1 1 1 (1)

00000000001 1001 1

0000000001 0101 01

000000 1! 000000 1 1

0 0 0 0 0 1 0 1 0 0 0 0 0 1 0 1

0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 1

Верхние пять строк матрицы (1) представляют собой образующую матрицу кода В(и, k<, a>i. С можно представить следующим образом:

3 1167

Результатом первой операции является вектор кода В(п, k<, Й2), второй операции — вектор, представляющий собой образующий смежного класса, которому принадлежит вектор кода А. 5

Допустим, что для передачи от источника информации поступили k символов. На передающей стороне они кодируются в вектор а кода А по описанному алгоритму, причем результат операции -h запоминается. Сформированная кодовая комбинация по каналу связи поступает на приемную сторону, где проверяется на наличие ошибок.

Если ошибки отсутствуют, то информационная часть выдается получателю,,на передающую часть посылается сигнал обратной связи, обеспечивающий передачу следующих kq символов от источника. Вектор, представляющий собой образующий смежного класса, стирается. Если принятый вектор содержит обнаруживаемую ошибку, то принятая комбинация запоминается и сигнал обратной связи, посланный на передаю«25 щую сторону, обеспечивает выдачу для кодирования следующих И информационных символов от источника. Вектор, полученный в результате их кодирования в коде В, суммируется с хранимым вектором h — - образующим смежного класса ранее переданного вектора.

Если слово, полученное после переспроса, не содержит ошибок, то по нему однозначно определяется К1 --1 .35 символов, переданных в предыдущем векторе а, а следовательно, и образующий смежного класса h. Сложив вектора а< и h получаем кодовый вектор, принадлежащий коду В с рас- 40 стоянием д >61. Полученный вектор .можно использовать для исправления ошибок в k символах с помощью кода

В. В этом случае получателю выдается

Q ) +kz + -1с (+k g символов, 45

Если после запроса получена комбинация, содержащая обнаруживаемую ошибку, то эта комбинация записывается в накопитель и описанная после- 50 довательность работы СПИ по сигналу запроса повторяется. Если правильная комбинация получена после двух пере-. спросов, то получателю выдается (1<1-1

746 4 получателю выдавалось бы только k символов.

Если выбрать d> g2d,, то увеличение скорости происходит практически без ухудшения помехоустойчивости, так как ошибки кратности до d -1, обнаруживаемые кодом А, гарантировано исправляются кодом с и > 2dq.

Система передачи информации с решающей обратной связью работает следующим образом.

По сигналу блока 8 управления К информационных символов поступают .от источника информации через коммутатор 1 на накопители 2 и 3, причем, первые 1-k< символов поступают во второй накопитель 3, а следующие 2 символов — в первый накопитель 2.

В кодерах 4 и 5 происходит раздельное кодирование записанных в накопите- .. лях 2 и 3 символов, а в сумматоре б-

Ф суммирование полученных векторов.

Полученный кодовый вектор выдается в канал связи. На приемной стороне ,принятая комбинация записывается в накопитель 9 и одновременно поступает в решающий блок 10 и в первый декодер 11. В решающем блоке 10 принимается решение о наличии в принятой комбинации ошибок. В первом декодере 11 вьщеляются 11 информационных символов, которые поступают в блок

12 памяти. Если ошибок не обнаружено, то блок 1 7 управления обеспечивает выдачу записанных в блоке 12 памяти символов через коммутатор 16 получателю информации. В этом случае по сигналу блока 17 управления блок

18 формирования сигнала обратной связи выдает сигнал подтверждения в канал обратной связи. По сигналу подтверждения, поступившему на передающую сторону и дешифрированному в блоке 17 деп1ифрации сигналов обратной связи, блок 8 управления вьщает от источника информации следующие k< символов, обеспечивает запись их.в накопители 2 и 3, кодирование и выдачу в канал.

В случае обнаружения ошибки принятая комбинация остается в накопителе 9, решающий блок 10 вьщает сигнал в блок 17 управления, который обеспечивает выдачу в канал обратной связи с помощью блока 18 формирования сигналов обратной связи запрос.

По принятию сигнала запроса на пере5 116774 дающей стороне блок 8 управления .

Обеспечивает выдачу от источника ийформации следующие k символов в первый накопитель 2 через коммутатор 1. Бо.втором накопителе 3 при этом сохраняются прежние k<-Е символов. Новые символы и записанные ранее k<-k< символы кодируются в кодерах 4 и 5, суммируются в сумматоре 6 по модулю два и поступают в iO канал.

Если и этот вектор принят с ошибкой, то он также запоминается в накопителе 9, а на передающую сторону вновь посылается запрос. По запросу 15 на передающей стороне от источника информации принимаются новые k симг волов, которые кодируются, полученная комбинация суммируется с образующим смежного класса, полученного в 20 результате кодирования хранящихся символов и Выдается в канал.

Ойисанная процедура повторяется до теХ пор, пока на приемной стороне решающий блок 1О не выдаст сигнал, 25 соответствующий безошибочному приему очередного вектора.

По этому сигналу блок 17 управле— ния обеспечивает выделение информационных сигналов последнего (безошибочиого) вектора В первом декодере

11. Выделенные k1 — k символов поступают в блок 12 памяти и затем Bhlдаются получателю через коммутатор 16.

35 По этим символам в блоке 13 вычисления образующего смежного класса происходит определение образующего смежного класса путем умножения вектора из

k1 -k симВОлОВ на подматрицу С у,1)е

Затем все хранящийся в накопителе 9 слова последовательно суммируются с образующим смежного класса, декодируются во втором декодере 15 а исправленные информационные символы 4

Выдаются через коммутатор 16 получателю информации. При суммировании содержащихся в накопителе 9 слов с образующим смежного класса происходит перевод их в код В с расстоянием d<. На второй декодер 15 поступает искаженный вектор этого кода.

После исправления всех слов, содержащихся в накопителе 9, в канал обратной связи передается подтверждение, и цикл повторяется. Емкость накопителя 9. выбирается такой, чтобы его переполнение было маловероятным. Для исключения возможного переполнения накопителя 9 при нескольких следующих подряд запросах в систему передачи информации с решающей обратной связью на приемной стороне введен логический блок 19.

При этом система для передачи информации с решающей обратной связью работает следующим образом.

При,поступлении векторов с обнаруженной ошибкой Е1-k< информационных символа записываются в разрядные регистры 21, 22 и 23. Если после трех" передач решение о безошибочной передаче не принято, то путем мажорирования в мажоритарном блоке 24 .определяются k<-k< символов и по ним образующий смежного класса, символов через элемент ИЛИ 25 поступают получателю и на блок 13 вычисления образующего смежного класса.

Образующий смежного класса используется для декодирования хранящихся в накопителе 9 комбинаций. Если после первого или второго переспроса пришел вектор не содержащий ошибки, то информация в регистрах 21, 22 и 23 стирается, а блок 12 памяти пересылает k -k2 символов через элементы И

20 и И31И 25 получателю информации и на блок 13 вычисления образующего смежного класса. Переполнение накопителя 9 при этом становится маловероятным.

1167746

1167746